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KR100217140B1 - 박막트랜지스터의 제조방법 - Google Patents

박막트랜지스터의 제조방법 Download PDF

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Abstract

소정부분의 식각시 그 식각되는 부분과 식각선택비가 비슷한 재질이 그 하부에 있을경우 과잉식각에 의한 손상을 방지할 수 있도록 한 박막트랜지스터의 제조방법에 관한 것으로, 기판상에 소정길이의 게이트를 형성하고 전면에 소정두께의 절연막, 최종형성 두께보다 두꺼운 비정질 실리콘을 차례로 증착시키는 제1공정과, 상기 비정질실리콘을 소오스 및 드레인전극 형성영역으로 한정해서 그 부분에 대해서 일정두께가 되도록 식각하는 제2공정과, 전면에 소정도전형의 비정질 실리콘을 도포하는 제3공정과, 상기 소정도전형의 비정질 실리콘과 상기 비정질실리콘을 트랜지스터 형성영역만 남기고 제거하는 제4공정과, 그위에 소오스 및 드레인 전극을 형성한후 상기 전극 형성시 노출된 소정도전형의 비정질실리콘을 식각하고 그 하부의 비정질실리콘의 일정두께가 되도록 더 식각하는 제5공정으로 이루어진다.

Description

박막트랜지스터의 제조방법
제1(a)~제1(d)도는 종래의 박막트랜지스터 제조공정도.
제2(a)~제2(e)도는 본 발명에 따른 박막트랜지스터의 제조공정도이다.
* 도면의 주요부분에 대한 부호의 설명
1 : 유리기판 2 : 게이트
3 : 절연막 4 : 비정질실리콘
5 : n + 형 비정질실리콘 6 : 소오스 및 드레인전극
본 발명은 박막 트랜지스터(Thin Film Tr(a)nsistor : TFT)의 제조방법에 관한 것으로, 특히 소정부분의 식각시 그 식각되는 부분과 식각선택비가 비슷한 재질이 그 하부에 있을 경우 과잉식각(ov(e)r(e)t(c)h)에 의한 손상을 방지할 수 있도록 한 박막트랜지스터의 제조방법에 관한 것이다.
현재, 큰 진보를 보이고 있는 반도체산업의 고립적화 추세는 후막소자((Thi(c)k Film Tr(a)nsistor)와 대비되는 박막트랜지스터에 대해서도 마찬가지이다.
특히, 고집적화에 따른 소형화는 식각공정시 많은 문제점을 갖고 있는 실정이다
제1(a)도~제1(d)도는 종래의 박막트랜지스터 제조공정도로서, 우선 제1(a)도에 도시한 바와같이 유리기판(1)상에 크롬으로 되는 일정길이의 게이트(2)를 형성한후 전면에 SIN절연막(3), 비정질실리콘(4), n+형 비정질실리콘(5)을 각각 일정두께로 차례로 증착한다.
그다음, 제1(b)도에 도시한 바와같이 SIN절연막(3)을 에치스토퍼로 사용하여 n+형 비정질실리콘(5), 비정질실리콘(4)을 원하는 길이만큼 패터닝 한후, 제1(c)도와 같이 전면에 크롬을 도모하고 소오스 및 드레인전극(6)으로 사용하기 위해 크롬을 패터닝한다.
그다음, 제1(d)도에 도시한 바와같이 소오스 및 드레인 전극(6)의 형성시 노출된 부분의 n+형 비정질실리콘(5)을 반응성이온식각(RI(e))으로 건식식각하여 박막트랜지스터가 형성된다.
그러나, 이와같은 종래 기술은 n+형 비정질실리콘(5)의 건식식각의 n+형 비정질실리콘(5)의 두께가 500Å정도이므로 실질적으로 RF파워의 매칭시간과 각종 조건을 고려할때 약 30여초 정도만에 식각이 완료된다.
이때 RF파워가 매칭이 잘되지 않고 시간이 걸리거나 다른 가스등에 의한 식각조건이 조금만 변하여도 n+형 비정질실리콘(5)의 식각비를 조절하기 힘들게 된다.
또한, n+형 비정질실리콘(5)의 바로 밑에 있는 비정질 실리콘(4)과의 식각선택비가 1:1이기 때문에 식각조건에 의해 능동막인 비정질실리콘(4)의 상당부분이 식각되어 막의 두께가 얇아져서 원하는 박막트랜지스터 소자특성을 얻을수 없는 문제점이 있었다.
본 발명의 목적은 과잉식각될 부분을 미리 두껍게 형성하여 식각조건을 용이하게 하도록 한 박막트랜지스터의 제조방법을 제공하는 것이다.
이하, 본 발명을 첨부도면에 의하여 상세히 설명한다.
제2(a)도~제2(e)도는 본 발명에 따른 박막트랜지스터의 제조공정도로서, 제1도와 동일 부호는 동일재질을 나타낸다.
우선 제2(a)도에 도시한 바와같이 유리기판(10)상에 크롬으로 되는 일정길이의 게이트(2)를 형성한후 그 전면에 SIN절연막(3), 비정질실리콘(4)을 차례로 증착한다.
이때 특히 비정질실리콘(4)은 종래기술에서 보다 두껍게 증착시키는데 예를 들어 종래기술의 비정질 실리콘(4)보다 1000Å 정도 더 두껍게 증착시키게 된다.
그다음, 제2(b)도에 도시한 바와같이 증착된 비정질실리콘(4)을 소오스 및 드레인 전극형 형성영역으로 한정해서 반응성 이온식각으로 예를 들어 1500Å정도 식각을 실시한 후, 제2(c)도와 같이 전면에 소정두께의 n+형 비정질실리콘(5)을 도포한다.
그다음, 제2(d)도에 도시한 바와같이 SIN절연막(5)을 에치스토퍼로 사용하여 n+형 비정질실리콘(5)과 비정질실리콘(4)의 식각으로 박막트랜지스터 형성영역을 패터닝한후, 제2(e)도와 같이 전면에 크롬을 증착하고 크롬의 소정부분을 식각하여 소오스 및 드레인전극(6)을 형성한 다음 노출된 채널영역의 n+형 비정질실리콘(5)과 일정두께 만큼의 비정질실리콘(4)을 반응성 이온식각으로 식각하면 본 발명의 박막트랜지스터를 얻을 수 있게 된다.
이때 n+형 비정질실리콘(5)을 과잉 식각시킨다는 생각으로 식각을 실시하는데 이것은 능동막인 비정질실리콘(4)을 제4(a)도의 공정에서 알수 있는 바와같이 종래의 제조방법 보다 채널부근이 1000Å 정도 두껍게 형성했으므로 영향을 주지않게 된다.
또한, 실제로 박막트랜지스터 소자의 특성에 영향을 주는 소오스 및 드레인 전극(6), n+형 비정질실리콘(5) 및 비정질실리콘(4)의 최종형성 두께는 종래기술에 의한 두께와 변화없이 형성시킬수 있으므로 소자특성에는 변화가 있게 된다.
특히, 채널부의 두께는 소자특성과는 무관한 것이다.
이상 설명한 바와같이 본 발명에 따르면 박막트랜지스터 제조시 채널의 n+형 비정질실리콘을 식각할때 과잉식각되는 것을 완전히 극복할 수 있으므로 생산효율의 향상을 도모할 수 있으며, 더욱이 비정질실리콘 층의 손상을 막을 수 있으므로 박막트랜지스터 소자의 특성과 수율향상에 큰 효과를 기대할 수 있다.

Claims (3)

  1. 기판상에 소정길이의 게이트를 형성하고 전면에 소정두께의 절연막, 최종형성 두께보다 두꺼운 비정질실리콘을 차례로 증착시키는 제1공정과, 상기 비정질실리콘을 소오스 및 드레인전극 형성영역으로 한정해서 그 부분에 대해서 일정두께가 되도록 식각하는 제2공정과, 전면에 소정도전형의 비정질실리콘을 도포하는 제3공정과, 상기 소정도전형의 비정질실리콘과 상기 비정질실리콘을 트랜지스터 형성영역만 남기고 제거하는 제4공정과, 그위에 소오스 및 드레인전극을 형성한 후 상기 전극형성시 노출된 소정도전형의 비정질실리콘을 식각하고 그 하부의 비정질실리콘의 일정두께가 되도록 더 식각하는 제5공정을 포함하는 것을 특징으로 하는 박막트랜지스터의 제조방법.
  2. 제1항에 있어서, 상기 제5공정중 비정질실리콘의 남은 두께는 상기 제2공정의 비정질실리콘의 남은 두께와 동일함을 특징으로 하는 박막트랜지스터의 제조방법.
  3. 제2항에 있어서, 상기 제5공정중의 비정질실리콘의 식각은 소정도전형의 비정질실리콘의 과잉식각으로 됨을 특징으로 하는 박막트랜지스터의 제조방법.
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