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KR100210716B1 - 반도체 집적 회로 장치 - Google Patents

반도체 집적 회로 장치 Download PDF

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KR100210716B1
KR100210716B1 KR1019910005410A KR910005410A KR100210716B1 KR 100210716 B1 KR100210716 B1 KR 100210716B1 KR 1019910005410 A KR1019910005410 A KR 1019910005410A KR 910005410 A KR910005410 A KR 910005410A KR 100210716 B1 KR100210716 B1 KR 100210716B1
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이데이 노부유끼
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Abstract

본 발명은 메모리 장치등의 반도체 집적 회로 장치에 관해서 특히 소정의 기준 전압을 사용해서 내부 회로를 작동시키는 반도체 집적 회로 장치에 관한 것이다.

Description

반도체 집적 회로 장치
제1도는 본 발명의 반도체 집적 회로 장치의 한 예의 블록도.
제2도는 그것의 한 예의 제2의 기준 전압 발생 회로의 구체적인 회로도.
제3도는 본 발명에 따르는 신호 CE와 신호
Figure kpo00002
s의 관계를 도시하는 파형도.
제4도는 종래의 반도체 집적 회로 장치의 한 예의 블록도.
제5도는 종래의 반도체 집적 회로 장치와의 한 예의 블록도.
제6도는 종래의 반도체 집적 회로 장치의 또다른 한 예의 블록도.
* 도면의 주요부분에 대한 부호의 설명
1 : 제1의 기준 전압 발생 회로 2 : 제2의기준 전압 발생 회로
3 : 내부 회로 4 : 스탠바이용 전원 전압 변환 회로
5 : 차동 앰프 6 : pMOS 트랜지스터
7 : CE 콘트롤 회로 8 : 스위치
Ext - Vcc : 외부 전원 전압 Int - Vcc : 내부 전원 전압
본 발명은 메모리 장치등의 반도체 집적 회로 장치에 있어서, 특히 소정의 기준 전압을 사용해서 내부 회로를 작동시키는 반도체 집적 회로 장치에 관한 것이다.
본 발명은 기준 전압 발생 회로에서 발생하는 기준 전압을 사용해서 내부 회로를 작동시키는 반도체 집적 회로 장치에 있어서, 동작시에 기준 전압을 증폭 회로를 개재해서 공급하는 제1의 기준 전압 바생 회로와, 최소한 대기시에 상기 내부 회로에 전압을 공급하는 전원 전압 변환 회로에 더해서, 대기시부터 동작시까지의 과도 기간중에 상기한 증폭 회로를 구동하는 제2의 기준전압 발생 회로를 작동시키므로서, 대기시부터 동작시까지의 사이의 셋트 업 시간의 단축이나 대기시의 저소비 전류화를 도모하는 것이다.
MOS 형의 반도체 집적 회로 장치에서는, 디바이스의 신뢰성등의 점에서, 내부 전원 전압을 저하시키도록 하는 기술이 사용되어 오고 있다(예를 들면, 닛께이 마이크로 디바이스 No 52. 1989년 10월호 제 91 페이지 내지 제 95 페이지 참조).
그런데, 스태틱 RAM 등의 반도체 메모리에서는, 통상의 독출이나 기입을 하는 동작시의 모드외에, 회로를 차단하여 소비전류를 억제하는 대기시의 모드(스텐바이 모드)가 있으며, 그 대기시의 소비 전류를 억제할 필요가 있다.
제4도 내지 제6도는 각각 종래의 반도체 집적 회로 장치이다.
먼저, 제4도의 장치에서는 소정의 내부 강압한 기준 전압을 발생시키는 기준 전압 발생 회로(41)에, 외부 단자(42)로부터 외부 전원 전압 Ext - Vcc가 공급되어, 그 출력은 차동 앰프(43)의 - 단자에 입력된다. 그 차동 앰프(43)의 출력은 pMOS 트랜지스터(44)의 게이트에 부여되어, 그 pMOS 트랜지스터(44)의 드레인이 차동 앰프(43)의 + 단자에 접속되어서, 그 드레인 전위와 기준 전압 발생 회로(41)의 출력 전압은 가상 단락된다. 이 pMOs 트랜지스터(44)의 드레인 전위가 내부 전원 전압 Int - Vcc로 되어서, 내부 회로에 공급된다. 이 기준 전압 발생 회로(41)와는 별도로 저소비 전력의 스탠바이용 전원 전압 변환 회로(42)가 설치되어 있으며, 칩 인에이블 신호 CE에 의해, 기준 전압 발생 회로(41)와, 스탠바이용 전원 전압 변환 회로(42)가 절환되어 사용된다.
또한, 제5도의 장치는 제4도의 장치와 같은 기준전압 발생 회로(51), 차동 앰프(53), pMOS 트랜지스터(54)를 갖고 있으나, 스탠바이용 전원 전압 변환 회로(52)는 상시 작동하도록 되어 있으며, 칩 인에이블 신호 CE로 기준 전압 발생 회로(51)와 차동 앰프(53)가 제어되어, 이들 기준 전압 발생 회로(51)와 차동 앰프(53)는 대기시에는 오프로 된다.
또 다시, 제6도의 장치는 기준 전압을 발생시키는 기준 전압 발생 회로(61)는 하나로 되어, 동작시용의 차동 앰프(62)와 스탠바이사용의 차동 앰프(63)의 2개를 갖고 있다. 이 장치에서는 기준 전압 발생 회로(61)는 상시 작동하여, 동작시에는 차동 앰프(63)가 오프로 된다. 각 차동 앰프(62, 63)의 출력은 pMOS 트랜지스터(64, 65)의 게이트에 입력되어, 그들 pMOS 트랜지스터(64, 65)의 공통 접속된 드레인에서, 내부 전원 전압 Int - Vcc가 인출된다.
그러나, 상술한 각 장치(제4도 내지 제6도)에서는 다음과 같은 문제가 생긴다.
먼저, 제4도나 제5도의 장치에서는 대기시부터 동작시까지의 과도 기간중에는 각각 오프 상태로 되어 있던 기준 전압 발생 회로(41, 51)나 차동 앰프(43, 53)의 입상으 기다릴 필요가 있으며, 예를들면 그 셋트 업을 기다리지 아니한다면 내부 전원 전압 Int - Vcc가 크게 변동하는 등의 문제가 생겨, 역으로 회로의 셋트 업을 기다린다면, 그 시간만큼 CE 액세스의 시간이 지연하게 된다.
또한, 제6도의 장치에서는 대기시부터 동작시에 절환될때에, 차동 앰프(63)가 차동 앰프(62)로 절환될뿐이며, 셋트 업 시간은 차동 앰프(62)의 입상을 위한 비교적 짧은 시간으로 끝난다. 그러나, 기준 전압 발생 회로(61)가 상시 작동하여, 대기시라도 차동 앰프(63)가 작동하고 있기 때문에, 그 소비 전력은 커진다.
거기에서, 본 발명은 상술하는 기술적인 과제를 감안하여, 대기시부터 동작시까지의 과도 기간에 있어서 단시간의 셋트 업을 실현함과 함께 저소비 전력도 동시에 실현하는 반도체 집적회로 장치의 제공을 목적으로 한다.
본 발명의 반도체 집적 회로 장치는 내부 회로와, 동작시에 상기한 내부 회로에 증폭 회로를 개재해서 기준 전압을 공급함과 함께 대기시에 오프로 되는 제1의 기준 전압 발생 회로와, 최소한 대기시에 상기 내부 회로에 전압을 공급하는 전원 전압 변환 회로와, 대기시부터 동작시에 이르는 과도 기간중에 상기 증폭 회로를 구동하는 제2의 기준 전압 발생 회로를 갖는 것을 특징으로 한다.
여기에서, 제2의 기준 전압 발생 회로는 대기시부터 동작시 사이에서 작동해야할 필요성에서 상시 작동하도록 할 수가 있고, 저소비 전력으로 된다. 제2의 기준 전압 발생 회로와 제1의 기준 전압 발생 회로의 절환은, 소요의 절환 스위치에 의해 행해지고, 그 절환은 대기시와 동작시를 절환하기 위한 칩 인에이블 신호나 칩 셀렉트 신호등에 의해 행해진다.
본 발명의 반도체 집적 회로 장치에서는 대기시에서 동작시에 이르는 과도 기간중에, 제1의 기준전압 발생 회로의 작동보다 앞서서 제2의 기준 전압 발생 회로가 작동한다. 그 결과, 제1의 기준 전압 발생 회로가 적정한 기준 전압을 발생할 때까지의 사이에, 제2의 기준 전압 발생 회로가 소요의 기준 전압을 발생시키기 때문에, 그 셋트 업 시간을 충분히 단축시킬 수가 있다. 또한, 본 발명의 장치에서는 대기시에 제1의 기준 전압 발생 회로가 오프되어서, 동작할 필요가 없기 때문에, 저소비 전력화가 행해지게 된다.
본 발명의 가장 적합한 실시예를 도면을 참조하면서 설명한다.
본 실시예의 반도체 집적 회로 장치는 제1도에 도시하는 회로 구성을 하고 있다.
먼저, 내부 회로(3)는 예를 들면 스태틱 RAM이면, 메모리 셀 아레이나 주변 회로등의 회로며, MOS 트랜지스터 등의 집적 회로로 형성된다.
다음에, 제1의 기준 전압 발생 회로(1)는 동작시에 작동해서 내부 회로(3)에 공급되는 내부 전원 전압 Int - Vcc를 발생시키기 위한 회로이며, 그 소비 전력은 그 내부 전원 전압 Int - Vcc의 변동을 방지하기 위해 비교적으로 큰 것으로 된다. 이 제1의 기준 전압 발생 회로(1)는 외부 단자(9)를 개재해서 외부 전원 전압 Ext - Vcc가 공급되어, 그 외부 전원 전압 Ext - Vcc을 강압한 내부 전원 전압 Int - Vcc를 발생시킨다.
제1의 기준 전압 발생 회로(1)는 외부 단자(10)를 개재해서 공급되는 칩 인에이블 신호 CE의 신호 레벨에 의해 제어되어, 칩 인에이블 신호 Ce가 H 레벨(고레벨)때에 작동하여, 칩 인에이블 신호 CE가 L 레벨(저레벨)시에 작동하지 않는다. 칩 인에이블 신호가 L 레벨인때는 대기시로 되기 때문에, 제1의 기준 전압 발생 회로(1)는 대기시에 오프로 된다.
제2의 기준 전압 발생 회로(2)는 대기시나 동작시에 관계없이 상시 작동하여, 특히 대기시에서 동작시까지의 과도 기간중에 차동 앰프(5)를 구동하는 기능을 갖는다. 이 제2의 기준 전압 발생 회로(2)는, 외부 단자(9)를 개재해서 외부 전원 전압 Ext - Vcc이 공급되어, 소요의 기준 전압을 발생시킨다. 이 제2의 기준 전압 발생 회로(2)는 상시 작동하기 때문에 비교적으로 저소비 전력인 것이 바람직하고, 본 실시예에서는 후술하는 제2도의 구성을 한다.
상기 제1의 기준 전압 발생 회로(1)와 제2의 기준 전압 발생 회로(2)의 출력은 각각 스위치(8)의 단자(8a)와 단자(8b)에 부여된다. 이 스위치(8)는 절환 스위치이며, 따라서, 스위치(8)는 각 기준 전압 발생 회로(1, 2)의 출력의 한편을 선택적으로 다음의 차동 앰프(5)의 마이너스 단자에 공급시킬 수가 있다. 스위치(8)는 CE 콘트롤 회로(7)에서 발생한 신호
Figure kpo00003
s에 의해 제어된다. 신호
Figure kpo00004
s가 H 레벨시, 제1의 기준 전압 발생 회로(1)의 출력이 차동 앰프(5)의 마이너스 단자에 공급되어, 신호
Figure kpo00005
s가 L 레벨시, 제2의 기준 전압 발생 회로(2)의 출력이 차동 앰프(5)의 마이너스 단자에 공급된다.
차동 앰프(5)는 칩 인에이블 신호 CE가 H 레벨로 되는 동작시에 작동하여, 제1의 기준 전압 발생 회로(1)에서 발생한 기준 전압 기초로, 내부 회로(3)에 소정의 내부 전원 전압 Int - Vcc을 공급하기 위한 증폭 회로이다. 칩 인이에블 신호 CE가 L 레벨로 되는 대기시에는 작동하지 않는다. 이 차동 앰프(5)의 출력 단자는 pMOS 트랜지스터(6)의 게이트에 접속된다. 이 pMOS 트랜지스터(6)의 소스는 외부 단자(9)에 접속되어 있으며, 외부 전원 전압 Ext - Vcc이 그 소스에 공급된다. 또 다시, pMOS 트랜지스터(6)의 드레인은, 내부 회로(3)에 접속됨과 함께, 차동 앰프(5)의 프러스 단자에 접속된다. 이와같은 피이드 백 루프가 형성되므로서, 차동 앰프(5)의 양입력 단자는 가상 단락으로 되어, 차동 앰프(5)가 작동하고 있는 경우는 마이너스 단자의 전압이 그대로 내부 회로(3)에 공급되는 내부 전원 전압 Int - Vcc으로 된다.
상기 CE 콘트롤 회로(7)는 상술한 바와같이 스위치(8)를 제어하기 위한 신호
Figure kpo00006
s를 발생시키는 회로다. 이 CE 콘트롤 회로(7)에는 외부 단자(10)로부터 칩 인에이블 신호 CE가 공급되어, 외부 단자(9)로부터 외부 전원 전압 Ext - Vcc가 공급되어 있다. 여기에서, 제3도를 참조하여, 침 인에이블 신호 CE와 신호
Figure kpo00007
s의 관계에 대해서 설명을 하면, 신호
Figure kpo00008
s는 칩 인에이블 신호 CE를 소정 시간
Figure kpo00009
1만큼 지연시킨 신호이다. 이 시간
Figure kpo00010
1은 제1의기준전압 발생 회로(1)가 셋트 업할 때까지의 시간에 대응해서, 칩 인에이블 신호 CE의 입상에서 시간
Figure kpo00011
1
스탠바이용 전원 전압 변환 회로(4)는 최소한 대기시에 내부 회로(3)에 전원을 공급하기 위한 회로이며, 그 소비 전력은 낮은 것으로 된다. 이 스탠바이용 전원 전압 변환 회로(4)에도 외부 전원 전압 Ext - Vcc이 공급되어, 칩 인에이블 신호 CE도 공급된다.
이와같은 회로 구성의 본 실시예의 반도체 집적 회로 장치의 동작에 대해서 설명을 하면, 먼저, 대기시에는 칩 인에이블 신호 CE가 L 레벨로 되어, 제1의 기준 전압 발생 회로(1)는 작동하지 않는 상태로 되어, 동시에 차동 앰프(5)도 작동하지 않는다. 이때, 제2의 기준 전압 발생 회로(2)는 작동 상태이며, 스위치(8)는 신호
Figure kpo00012
s가 L 레벨이기 때문에 단자(8b)측으로 절환되어 있으나, 차동 앰프(5)가 불작동으로 보존되기 때문에, pMOS 트랜지스터(6)가 구동되는 일은 없다. 또한, 이 대기시에는 스탠바이용 전원 전압 변환 회로(4)가 활성화되어 있으며, 이 스탠바이용 전원 전압 변환 회로(4)의 출력 전압이 내부 회로(3)에 공급된다. 이와같은 대기시에는 작동하고 있는 회로는 함께 저소비 전력인 스탠바이용 전원 전압 변환 회로(4)와 제2의 기준 전압 발생 회로(2)이며, 대기시의 소비 전력을 저감할 수 있다.
다음으로, 칩 인에이블 신호 CE가 L 레벨에서 H 레벨로 천이하여 대기시가 종료하여, 다음의 동작시에는 상기 스탠바이용 전원 전압 변환 회로(4)가 오프 상태로 되어, 대신해서 제1의 기준 전압 발생 회로(1)의 차동 앰프(5)가 활성 상태로 된다. 그러나, 제1의 기준 전압 발생 회로(1)는 안정해서 기준 전압을 발생할 때까지 시간이 걸리므로, 내부전원 전압 Int - Vcc을 안정시키기 위해서, 대기시부터 동작시까지의 과도 기간중에는 제2의 기준 전압 발생 회로(2)가 대신으로 기준 전압을 발생시킨다.
즉, 칩 인에이블 신호 CE가 L 레벨에서 H 레벨로 천이한 시점에서, 스탠바이용 전원 전압 변환 회로(4)가 오프 상태로 되어가, 제1의기준 전압 발생 회로(1)가 활성화하기 시작한다. 이때, 칩 인에이블 신호 CE를 지연시킨 신호
Figure kpo00013
s를 발생시키는 CE 콘트롤 회로(7)에서 발생하고 있는 신호
Figure kpo00014
s는 아직 L 레벨이며, 작동하기 시작한 차동 앰프(5)에는 제2의 기준 전압 발생 회로(2)에서 발생한 전압이 스위치(8)를 개재해서 공급된다. 따라서, 차동 앰프(5)는 제2의 기준 전압 발생 회로(2)로부터의 기준 전압에 의거해서 신속하게 pMOS 트랜지스터(6)를 구동하여, 소요의 내부 전원 전압 Int - Vcc를 내부 회로(3)에 공급할 수 있다. 이 때문에 CE 액세스 타임을 충분히 짧게 할 수 있다.
이와같은 신호
Figure kpo00015
s에 의해, 차동 앰프(5)에 제2의 기존 전압 발생 회로(2)로부터 전압이 공급되어 있는 동안, 제1의 기존 전압 발생 회로(1)가 서서로 안정되어 소정의 내부 강압된 전압을 발생하기 시작한다. 그 시점이 신호 CE의 입상후의 시간
Figure kpo00016
1경과시(제3도 참조)이다. 그래서, 제1의 기준 전압 발생 회로(1)가 안정된 시점에서, 신호
Figure kpo00017
s가 L 레벨에서 H 레벨로 천이한다. 그러면 스위치(8)가 단자(8b) 측에서 단자(8a)측으로 절환되어, 차동 앰프(5)에 공급되는 전압은 이미 안정된 제1의 기준 전압 발생 회로(1)로부터의 전압으로 된다. 이와같이 제1의 기준 전압 발생 회로(1)가 내부 기준 전압을 공급하므로서 동작시에 이르며, 이후, 제1의 기준 전압 발생 회로(1)에 의해 내부 강압된 내부 전원 전압 Int - Vcc이 내부 회로(3)에 공급된다.
다음으로, 제2도를 참조하면서, 상술한 과도 기간에 차동 앰프(5)에 전압을 공급하는 제2의 기준 전압 발생 회로(2)의 구체적인 회로의 한 예에 대해서 설명을 한다.
제2도에 도시하는 바와같이, 제2의 기준 전압 발생 회로(2)는 5개의 직렬 접속된 nMOS 트랜지스터(21 내지 25)를 구비하고 있으며, 또다시 고정항값을 갖는 저항(26)과, 전원 전압 회복시등의 고속인 풀업을 위한 pMOS 트랜지스터(27)을 구비하고 있다.
각 nMOS 트랜지스터(21 내지 25)는 각각 다이오드로서 가능하도록 게이트와 드레인 사이가 접속되어 있다. 또한, nMOS 트랜지스터(21 내지 24)의 소스는 직렬 접속을 하도록 다음에 접속되는 nMOS 트랜지스터의 드레인과 접속되어, nMOS 트랜지스터(25)의 소스는 접지 전압 GND가 부여되어 있다. nMOS 트랜지스터(21)의 드레인은 고저항값을 갖는 저항(26)의 일단에 접속된다. 그 저항(26)의 타단은, 외부 전원 전압 Ext - Vcc가 공급된다. 이 nMOS 트랜지스터(21)의 드레인에서 출력 전압이 인출되어, 대기시부터 동작시 사이의 과도 기간중에는 그 출력 전압이 상술한 차동 앰프(5)에 공급된다. 이 nMOS 트랜지스터(21)의 드레인에는 pMOS 트랜지스터(27)의 게이트가 접속된다. pMOS 트랜지스터(27)의 소스.드레인은 외부 전원 전압 Ext - Vcc가 부여된다. 이 pMOS 트랜지스터(27)는 그 갑플링 용량에서 nMOS 트랜지스터(21)의 드레인 전위의 고속한 풀업을 가능케하여, 전원 전압 회복후에 곧바로 CE 액세스한 경우로 고속으로 기준 전압을 발생시킨다.
이 회로 구성의 제2의 기준 전압 발생 회로(2)에서는 5단의 nMOS 트랜지스터(21 내지 25)가 각각 다이오드로서 가능하기 때문에, 각 nMOS 트랜지스터(21 내지 25)의 역치 전압 Vth(n)의 5배의 기준 전압을 얻을 수가 있다. 예를들면, 역치 전압 Vth(n)을 0.8V(볼트)로 하면, 그 기준 전압은 4.0V로 된다. 또한, 저항(26)을 고저항으로 하는 것으로, 이 제2의 기준 전압 발생 회로(2)의 기준 전압 발생 회로(2)의 전류를 적도록 억제할 수가 있고, 저소비 전력으로 할 수가 있다.
상술한 바와 같이, 본 실시예에 반도체 집적 회로 장치에서는 동작시에 사용되는 제1의 기준 전압 발생 회로(1)의 입상시인 대기시부터 동작시까지의 과도 기간중에, 저소비 전력의 제2의 기준 전압 발생 회로(2)가 기준 전압을 발생시키기 때문에, 그 EC 액세트 타임을 짧게 할 수가 있다. 또한, 대기시에는 모두 저소비 전력인 스탠바이용 전원 전압 변환 회로(4)와 제2의 기준 전압 발생 회로(2)만이 작동하여, 소비 전력이 큰 제1의 기준 전압 발생 회로(1)나 차동 앰프(5)는 오프로 되기 때문에, 스탠바이 전류를 낮게 억제할 수가 있다. 또한, 제2의 기준 전압 발생 회로(2)의 구체적인 예의 고저항인 저항(26)은 장치를 스태틱 RAM로 하여 경우에 따라서, 내부 회로(3)의 메모리 셀에 고저항 부하가 형성되기 때문에, 동일 프로세스로 용이하게 형성할 수가 있다.
본 발명의 반도체 집적 회로 장치에서는 상술하는 바와같이, 동작시의 앞의 과도 기간중에, 제1의 기준 전압 발생 회로에 앞서서 제2의 기준 전압 발생 회로에서 소정의 기준 전압이 공급되기 때문에, 그 셋트 업 시간을 짧게 할 수가 었어, CE(칩 인에이블) 액세스 타임의 단축화를 도모할 수가 있다. 또한, 그 대기시에는 저소비 전력의 회로만이 작동하여, 제1의 기준 전압 발생 회로등은 오프 상태로 되기 때문에, 저스탠바이 전류를 얻을 수가 있다.

Claims (1)

  1. 내부 회로와 동작시에 상기 내부 회로에 증폭 회로를 개재해서 기준 전압을 공급함과 함께 대기시에 오프되는 제1의 기준 전압 발생 회로와, 최소한 대기시에 상기한 내부 회로에 전압을 공급하는 전원 전압 변환 회로와, 대기시에서 동작시에 이르는 과도 기간중으로 상기 증폭 회로를 구동하는 제2의 기준 전압 발생 회로를 갖는 것을 특징으로 하는 반도체 집적 회로 장치.
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5461338A (en) * 1992-04-17 1995-10-24 Nec Corporation Semiconductor integrated circuit incorporated with substrate bias control circuit
JPH062115U (ja) * 1992-06-19 1994-01-14 ヤマハ株式会社 磁気式検出装置
KR0169157B1 (ko) * 1993-11-29 1999-02-01 기다오까 다까시 반도체 회로 및 mos-dram
KR0131746B1 (ko) * 1993-12-01 1998-04-14 김주용 내부 강압전원 회로
US5530398A (en) * 1994-04-11 1996-06-25 Rockwell International Corporation Accurate reference generation technique valid during system power-up transients
US5539631A (en) * 1994-06-16 1996-07-23 Ion Systems Incorporated Converter circuits using a silicon controlled rectifier
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
US5689209A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Low-side bidirectional battery disconnect switch
JP3175521B2 (ja) * 1995-01-27 2001-06-11 日本電気株式会社 シリコン・オン・インシュレータ半導体装置及びバイアス電圧発生回路
KR0151032B1 (ko) * 1995-04-24 1999-01-15 김광호 패키지 레벨 직류전압 테스트가 가능한 반도체 메모리장치
US5552698A (en) * 1995-06-29 1996-09-03 United Microelectronics Corp. Voltage supply system for IC chips
US5619137A (en) * 1996-02-12 1997-04-08 Allegro Microsystems, Inc. Chopped low power magnetic-field detector with hysteresis memory
JP3533306B2 (ja) 1996-04-02 2004-05-31 株式会社東芝 半導体集積回路装置
US5841724A (en) * 1997-06-12 1998-11-24 Enable Semiconductor, Inc. Voltage source and memory-voltage switch in a memory chip
KR100272163B1 (ko) * 1997-12-30 2000-11-15 윤종용 대기용어레이전압발생기를갖는반도체메모리장치
IT1312244B1 (it) * 1999-04-09 2002-04-09 St Microelectronics Srl Circuito di riferimento di tensione a bandgap.
JP4216415B2 (ja) 1999-08-31 2009-01-28 株式会社ルネサステクノロジ 半導体装置
US6466082B1 (en) * 2000-05-17 2002-10-15 Advanced Micro Devices, Inc. Circuit technique to deal with floating body effects
US6661279B2 (en) * 2001-04-11 2003-12-09 Kabushiki Kaisha Toshiba Semiconductor integrated circuit which outputs first internal power supply voltage and second internal power supply voltage lower than first internal supply power voltage
DE10124965A1 (de) * 2001-05-21 2002-12-12 Infineon Technologies Ag Verfahren zum Umschalten eines Bezugsspannungspotentials für Überspannungsschutzeinrichtungen
US7061049B2 (en) * 2001-06-12 2006-06-13 Kabushiki Kaisha Toshiba Semiconductor device using SOI device and semiconductor integrated circuit using the semiconductor device
KR20030002769A (ko) * 2001-06-29 2003-01-09 주식회사 하이닉스반도체 반도체 소자의 동작전압 공급회로
JP2003045189A (ja) * 2001-07-31 2003-02-14 Fujitsu Ltd 半導体メモリ
US6677804B2 (en) * 2002-02-11 2004-01-13 Micron Technology, Inc. Dual bandgap voltage reference system and method for reducing current consumption during a standby mode of operation and for providing reference stability during an active mode of operation
DE50305682D1 (de) * 2002-04-03 2006-12-28 Infineon Technologies Ag Spannungsregleranordnung
JP4021283B2 (ja) * 2002-08-28 2007-12-12 富士通株式会社 半導体装置
KR100555509B1 (ko) 2003-07-23 2006-03-03 삼성전자주식회사 선택적 전압 레퍼런스로 소모 전력을 절감하는 내부 전압변환기, 이를 구비한 반도체 장치 및 그 방법
KR100560945B1 (ko) * 2003-11-26 2006-03-14 매그나칩 반도체 유한회사 온-칩 기준전압 발생장치를 구비하는 반도체 칩
JP2005190381A (ja) * 2003-12-26 2005-07-14 Ricoh Co Ltd 定電圧電源
KR100610020B1 (ko) * 2005-01-13 2006-08-08 삼성전자주식회사 반도체 메모리 장치에서의 셀 파워 스위칭 회로와 그에따른 셀 파워 전압 인가방법
KR100727320B1 (ko) * 2005-07-15 2007-06-12 삼성전자주식회사 반도체 장치의 전원공급 회로 및 전원공급 방법
JP4528254B2 (ja) * 2005-11-25 2010-08-18 富士通セミコンダクター株式会社 電源電圧検出回路
CA2541046A1 (en) * 2006-03-27 2007-09-27 Mosaid Technologies Incorporated Power supply testing architecture
KR100780623B1 (ko) * 2006-06-30 2007-11-29 주식회사 하이닉스반도체 반도체 소자의 내부전압 생성장치
KR100806120B1 (ko) * 2006-08-22 2008-02-22 삼성전자주식회사 내부 전원전압 발생회로 및 내부 전원전압 발생방법
JP4756701B2 (ja) * 2006-12-13 2011-08-24 三洋電機株式会社 電源電圧検出回路
US20080169866A1 (en) * 2007-01-16 2008-07-17 Zerog Wireless, Inc. Combined charge storage circuit and bandgap reference circuit
JP5511166B2 (ja) * 2008-09-10 2014-06-04 セイコーインスツル株式会社 半導体装置
US8575976B2 (en) * 2009-11-23 2013-11-05 Samsung Electronics Co., Ltd. Frequency divider systems and methods thereof
US9423814B2 (en) 2010-03-16 2016-08-23 Macronix International Co., Ltd. Apparatus of supplying power while maintaining its output power signal and method therefor
US8374007B2 (en) * 2010-03-16 2013-02-12 Macronix International Co., Ltd. Supplying power with maintaining its output power signal with the assistance of another power apply and method therefor
US8289798B2 (en) * 2010-03-17 2012-10-16 International Business Machines Corporation Voltage regulator bypass in memory device
US9048136B2 (en) 2011-10-26 2015-06-02 GlobalFoundries, Inc. SRAM cell with individual electrical device threshold control
US9029956B2 (en) 2011-10-26 2015-05-12 Global Foundries, Inc. SRAM cell with individual electrical device threshold control
JP5961374B2 (ja) * 2011-12-09 2016-08-02 ラピスセミコンダクタ株式会社 電源装置、電源装置の制御方法及び電子機器
US9058049B2 (en) * 2012-09-11 2015-06-16 St-Ericsson Sa Modular low-power unit with analog synchronization loop usable with a low-dropout regulator
US8867281B2 (en) * 2013-03-15 2014-10-21 Silicon Storage Technology, Inc. Hybrid chargepump and regulation means and method for flash memory device
US10401886B1 (en) * 2014-07-30 2019-09-03 Cirrus Logic, Inc. Systems and methods for providing an auto-calibrated voltage reference
US10386875B2 (en) * 2017-04-27 2019-08-20 Pixart Imaging Inc. Bandgap reference circuit and sensor chip using the same
JP6673948B2 (ja) 2018-01-29 2020-04-01 ファナック株式会社 電源制御装置および電源制御装置の制御方法
US12027227B2 (en) * 2020-12-22 2024-07-02 Micron Technology, Inc. Low power management for sleep mode operation of a memory device

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4788450A (en) * 1987-09-11 1988-11-29 General Electric Company Backup power switch

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20150048391A (ko) * 2013-10-28 2015-05-07 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치
KR102106588B1 (ko) * 2013-10-28 2020-05-04 에스케이하이닉스 주식회사 반도체 메모리 장치 및 그것을 포함하는 데이터 저장 장치

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