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KR100187543B1 - 디지탈 데이터 처리방법 - Google Patents

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KR100187543B1
KR100187543B1 KR1019880017554A KR880017554A KR100187543B1 KR 100187543 B1 KR100187543 B1 KR 100187543B1 KR 1019880017554 A KR1019880017554 A KR 1019880017554A KR 880017554 A KR880017554 A KR 880017554A KR 100187543 B1 KR100187543 B1 KR 100187543B1
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야스오 세끼
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이데이 노부유끼
소니 가부시키가이샤
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Abstract

비디오 신호와 동시에 기록된 디지탈 오디오 신호와 같은 디지탈 데이터를 기록 및/또는 재생하기 위한 장치에 있어서, 다수의 비트로 구성된 샘플링 데이터를 상위 비트와 각각의 하위 비트(들)로 분할하고, 다수의 샘플들 각각의 샘플링 데이터의 상위 및 하위 비트들만으로 에러 정정 코딩 블럭을 형성하여, 예를 들어, 데이터 중요성(criticality)에 관련된 블럭당 에러를 체킹하는 경우에 적응할 수 있는 에러를 쉽게 체킹할 수 있도록 할 수 있다.
상기와 같은 방법으로 구성된 에러 정정 코딩 블럭에 동기 워드 및 블럭 어드레스가 첨부된다. 한 블럭 어드레스가 두 개 또는 그 이상의 블럭들의 어드레스 데이터를 이용하여 형성되기 때문에, 심지어 각각의 블럭의 어드레스 영역의 비트수가 적을 때에도 보다 넓은 어드레스 공간을 얻을 수 있다. 최소한 하나의 플래그 비트(들)가 각각의 동기 워드에 제공되어, 편집 플래그로서 지정된 블럭 어드레스를 포함하는 블럭들 내에 상기 플래그 비트를 이용하여 디지탈 신호의 각각의 편집점과 관련하여 편집 플래그를 설정한다. 그로 인해, 편집점들의 구별을 용이하게하여 데이터 포기의 비율을 감소시킨다.

Description

디지탈 데이터 처리 방법
제1도는 본 발명의 디지탈 데이터를 전송하는 방법에 따라 형성되는 자기 테이프상의 기록 트랙들의 패턴을 한 예로 도시한 개략도.
제2도는 본 발명의 디지탈 데이터를 전송하는 방법의 한 실시예에 따라 디지탈 오디오 데이터 블럭의 데이터 어레이를 도시한 개략도.
제3도는 본 발명의 한 실시예에 따른 디지탈 데이터를 전송하는 방법에 적용되는 디지탈 VTR 오디오 신호의 기록/재생 시스템의 한 예를 도시한 블럭도.
제4도는 본 발명의 실시예에 따른 디지탈 데이터를 전송하는 방법에 사용된 에러 정정 코딩을 도시하는 개략도.
제5도는 제4도에 도시된 에러 정정 코딩에 의해 구성된 에러 정정 코딩 블럭을 도시한 개략도.
제6도는 제5도에 도시된 에러 정정 코딩 블럭에 첨부된 동기 워드의 한 예를 도시한 개략도.
제7도는 제6도에 도시된 동기 워드의 플래그와 블럭 어드레스의 구성을 도시한 개략도.
제8a도 제10e도는 오디오 신호가 편집될 때, 편집점 부근의 블럭 상태들을 설명하기 위한 개략도.
* 도면의 주요부분에 대한 부호의 설명
11 : 아날로그 입력 단자 12 : AD 변환기
13 : 디지탈 입력 단자 14 : 디지탈 직렬 입력 회로
15 : 입력 선택 회로 16 : 엔코더
23 : 이퀄라이저 24 : 동기 분리 회로
25 : 디코더 26 : DA 변환기
27 : 아날로그 출력 단자 28 : 디지탈 직렬 출력 회로
29 : 디지탈 출력 단자
[발명의 배경]
본 발명은 디지탈 데이터를 기록 및 재생하는 방법에 관한 것이다. 특히, 비디오 신호와 동시에 기록된 디지탈 오디오 신호와 같은 디지탈 데이터를 전송하는 방법에 관한 것이다.
디지탈 오디오 신호를 기록하는 방법으로서, 본 발명의 양수인의 이름으로 출원된 일본 특허 출원 공개 공보 제 36410/1982 호 및 104714/1984 호에 도시된 방법이 널리 공지되었는데, 이러한 공지된 방법에서는, 각각의 샘플이 16비트로 형성되도록, 32kHz, 44.1kHz 및 48kHz의 샘플링 주파수로 샘플화된 디지탈 신호가 다수의 디지탈 오디오 트랙, 2개의 아날로그 오디오 트랙 및, 각 1회의 코드 트랙 및 제어 트랙 상에 형성되고, 이들 트랙은 테이프 주행 방향을 따라 확장한다.
그러나, 가정용 장치도 또한 16비트를 포함하는 각각의 샘플을 사용하면서 유사한 샘플링 주파수를 사용하기 때문에, 그들 가정용 장치와 업무용 장치 사이의 성능에는 실제로 차이가 없다.
일반적으로, 이들 업무용 장치는 예를 들어, 가정용 장치용 소프트웨어 프로그램을 제작하는데 사용된다. 프로그램 제작 중에는, 기록된 오디오 신호를 편집할 필요가 있다. 그러나, 일반적으로 오디오 신호는 이러한 편집하는 동안에 음질이 저하된다. 이를 고려하여, AD 변환기의 성능을 개선하면서 편집하는 동안에 음질의 저하를 카피(copy)하기 위하여, 업무용 장치에서는 각각의 샘플 데이터를 16비트에서 20비트로 확장하는 것이 요구된다. 현재는, 상기 방식에 적응된 AD 변환기와 같은 장치가 점점 더 유용하게 된다.
디지탈 비디오 신호를 기록 및 재생하도록 적응된 디지탈 비디오 테이프 레코더(VTRs)에 있어서, 오디오 신호는 디지탈 형태로 기록된다. 본 발명의 양수인에게 양도된 일본 특허 출원 공개 공보 제 199179/1987 호에는 텔레비젼 신호가 디지탈 형태로 기록되는 VTR이 기재되어 있다. 비록 상기 종래의 기술이 3 종류의 오디오 신호 기록 모드의 예를 도시하고 있지만, 이들 모드와 함께, 텔레비젼 신호를 기록하는데 적응된 VTR의 테이프 주행 속도가 비교적 빠르고 대략 805mm/sec로 되는 것을 고려하여, 고정 헤드에 의한 오디오 신호를 디지탈로 기록하는 것도 고려되었다. 이 경우에는 각각의 샘플 데이터가 16비트에서 20비트로 확장되는 것이 또한 바람직하다.
이러한 비트 확장을 수행하기 위해선, 기본 16-비트 패턴을 포기하는 것이 좋지 않기 때문에, 본래의 16-비트 데이터 포맷과의 호환성을 보장하기 위하여, 예를 들어, 한 샘플 데이터의 20비트를 16비트와 4비트로 분할시킬 수 있다.
또한, 본 발명의 양수인에게 양도된 일본 특허 출원 공개 공보 제 30108/1982 호에는 가정용 VTR에 의해 오디오 PCM 기록을 위한 워드당 14-비트의 데이터 포맷을 워드당 16-비트의 데이터 포맷으로 확장하는 기술이 기재되어 있다. 상기 기술에선, 14비트의 워드 길이, P 및 Q 패리티와 16비트의 CRCC(Cyclic Redundancy Check Code)를 가진 6 샘플 데이터 워드가 NTSC 시스템의 표준 텔레비젼 신호의 한 수평 기간(1H)에 배열되는 데이터 포맷이 16-비트 워드로 확장될 때, 상기 샘플 데이터 및 P 패리티의 각 7 워드의 14비트는 본래의 워드 위치에 배열되는 반면에, 이들 7 워드 중 나머지 2비트는 14-비트 데이터를 형성하기 위해 동일한 순서로 배열되는데, 그 14-비트 데이터는 Q 패리티의 워드 위치에 배열된다.
14비트 부분과 나머지 2비트 부분이 각각의 수평 기간에 대응하는 한 블럭에 공동으로 배열될 때, 이들 부분의 중요성(criticality)과 관련하여 에러 정정이 행해질 수 없다는 문제가 있다.
[발명의 목적 및 개요]
따라서, 본 발명의 목적은 종래 기술의 전술된 결점이 없는 디지탈 데이터를 전송하는 새로운 방법을 제공하는 것이다.
본 발명의 주요 목적은 예를 들어, 데이터 중요성과 관련하여 한 블럭씩 에러 체킹하는 경우에 적당한 에러를 쉽게 체킹할 수 있는 디지탈 데이터를 전송하는 방법을 제공하는 것이다.
본 발명의 다른 목적은 블럭당 소수의 어드레스 비트에도 불구하고 대다수의 비트의 블럭 어드레스를 얻을 수 있는 디지탈 데이터를 전송하는 방법을 제공하는 것이다.
본 발명의 또 다른 목적은 주어진 점이 디지탈 데이터에 대한 편집점인지를 쉽게 결정할 수 있도록 하는 디지탈 데이터를 전송하는 방법을 제공하는 것이다.
본 발명에 따라, 디지탈 데이터를 전송하는 방법이 제공되는데, 상기 방법은 다수의 비트로 각각 구성된 각각의 디지탈 데이터를 각각의 상위 비트와 각각의 하위 비트로 분할하는 단계와, 상기 각각의 디지탈 데이터의 제2 선정된 수의 상기 상위 비트로 각각 구성된 제1 선정된 수의 워드를 각각 포함하는 제1 블럭을 구성하는 단계와, 상기 각각의 디지탈 데이터의 제3 선정된 수의 상기 하위 비트로 각각 구성된 상기 제1 선정된 수의 워드를 각각 포함하는 제2 블럭을 구성하는 단계와, 상기 제1 및 제2 블럭의 상기 워드에 대한 에러 검출 및 정정 코드를 엔코딩하여 여분의 데이터를 발생하는 엔코딩 단계와, 상기 에러 검출 또는 정정 코드에 대한 상기 여분의 데이터 및 상기 디지탈 데이터를 전송하는 단계를 포함한다.
본 발명에 따라, 디지탈 데이터를 전송하는 방법이 또한 제공되는데, 상기 방법은 다수의 디지탈 데이터를 각각 포함하는 각각의 블럭을 구성하는 단계와, 실제로 변화하는 각각의 어드레스 데이터를 발생시키는 단계와, 상기 각각의 어드레스 데이터를 2개 또는 그 이상의 어드레스 데이터 단위(units)로 분할하는 단계와, 각각의 선정된 위치로 각각의 상기 어드레스 데이터 단위들 각각을 각각의 블럭에 각각 제공하는 단계와; 상기 각각의 어드레스 단위들을 갖는 상기 각각의 블럭을 전송하는 단계를 포함한다.
본 발명에 따라, 디지탈 데이터를 전송하는 방법이 제공되는데, 상기 방법은 다수의 디지탈 데이터 및 블럭 어드레스 데이터를 각각 포함하는 각각의 블럭을 구성하는 단계와, 선정된 수의 블럭에서 상기 디지탈 데이터를 편집하는 단계와, 상기 선정된 수의 블럭에 편집점을 각각 표시하는 플래그 데이터를 제공하는 단계 및, 상기 각각의 플래그 데이터를 가진 상기 각각의 블럭을 전송하는 단계를 포함한다.
[양호한 실시예의 상세한 설명]
도면을 참조하면, 본 발명의 양호한 실시예에 따라 디지탈 데이터를 전송하는 방법을 상세히 설명한다.
제1도는 자기 테이프(MT)상에 기록된 비디오 및 오디오 트랙에 대한 기록 패턴의 예를 도시한다. 디지탈 비디오 신호는 서로 평행하게 확장하고 자기 테이프(MT)의 길이 방향에 관해 비스듬한 다수의 비디오 트랙(Tv)의 형태로 회전 자기 헤드에 의해 기록된다. 함께 그룹을 이룬 4개의 자기 헤드로 구성된 2세트의 자기 헤드는 서로 180°의 각도로 회전 드럼 상에 설치된다. 자기 테이프는 약 330°의 램(wrap) 각도로 드럼 주위를 에워싸는 화살표(A)에 의해 도시된 방향을 따라 이끌린다. 7200rpm 또는 120c/s로 회전되는 드럼에 대하여, 16 본의 비디오 트랙(Tv)은 각 필드 주기 동안 2 드럼 회전으로 기록되고 형성된다.
상기 제1도에서 화살표(B)는 회전 비디오 헤드가 자기 테이프(MT)에 관해 진행되는 방향을 표시한다. 또한, 8-채널 디지탈 오디오 신호는 서로 평행하고 화살표(A)에 의해 표시된 바와 같은 테이프 진행 방향을 따라 자기 테이프(MT)의 가장자리에 형성된 8 본 트랙(TA1내지 TA8)상의 고정 자기 헤드에 의해 기록된다. 자기 테이프(MT)상의 화살표(A)에 의해 도시된 테이프 진행 방향을 따라, 타임 코드 트랙(TTC), 제어 트랙(TCTL) 및 큐(cue)-트랙(TQ)이 또한 제공된다. 필드 펄스는 제어 트랙(TCTL)상에 기록된다. 제2도에 도시된 바와 같이, 디지탈 오디오 데이터의 50개의 큰 블럭은 텔레비젼 신호의 3 필드 주기 또는 3 수직 주기에 할당되며, 각 큰 블럭은 20비트의 워드 길이를 각각 가진 48개의 샘플을 포함한다. 따라서, 2400개의 샘플은 각 필드가 800개의 샘플에 의해 형성되도록 3 필드에 포함된다.
이 경우, 텔레비젼 신호의 필드 주파수는 60Hz이고 오디오 신호의 샘플링 주파 48kHz 이다. 각 큰 블럭은 5개의 블럭 또는 서브 블럭에 의해 형성되며, 각 서브 블럭은 16비트로 각각 구성된 데이터의 12 심볼에 의해 형성되어진다.
#0 내지 #4의 5개의 큰 블럭과 D0 내지 D47의 48개의 샘플의 데이터와 함께, 샘플 데이터(D0 내지 D47)의 16 상위 비트의 데이터가 리딩 단부로부터 4개의 블럭(#0 내지 #3)에 실제로 배열되는 반면에, 샘플 데이터(D0 내지 D47)의 4 하위 비트는 최종 블럭(#4)에 실제로 배열된다. 4 x 12 = 48의 하위 4비트 샘플은 최종 블럭(#4)의 12 심볼에 할당되며 따라서, 샘플 데이터의 4 하위 비트는 최하위 비트(LSB)에서 최상위 비트(MSB)에 실제로 할당된다. 상기 방법으로, 20비트의 워드 길이를 가진 샘플 데이터는 60 심볼의 큰 블럭 단위의 각각 4개의 블럭의 각각 48 심볼로 분할되는 각각 48 샘플의 16 상위 비트와 잔여 한 블럭의 12 심볼에 할당되는 각각 48 샘플의 4 하위 비트로 분할된다. 전술된 한 블럭을 인터리빙을 위한 지연 단위로, 상기 전술된 데이터 포맷의 각 심볼에 에러 정정 코딩이 행해진다
제3도를 참조하면, 디지탈 VTR용 1-채널 오디오 신호 기록 및 재생 시스템이 도시되는데, 아날로그 오디오 신호가 입력 단자(11)를 통해 AD 변환기(12)에 전송되는 반면에, 디지탈 오디오 신호는 입력 단자(13)를 통해 디지탈 직렬 입력 회로(14)에 전송된다. AD 변환기(12) 및 디지탈 직렬 입력 회로(14)로부터의 출력 신호는 믹싱(mixing)과 같이, 편집 기능을 가진 입력 선택 회로(15)에 결합된다. 입력 선택 회로(15)로부터의 디지탈 오디오 신호는 기록 엔코더(16)에서 에러 정정 코드가 행해지는데, 상기 엔코더에선, 동기 및 어드레스 신호가 상기 디지탈 오디오 신호에 첨부되고 결과로서 발생한 신호는 선정된 변조 시스템의 기록 신호로의 전환 이후에, 기록 증폭기(17)를 통해 고정 기록 헤드(18)로 전송되어, 자기 테이프(MT)의 길이 방향 트랙 상에 기록된다. 상기 자기 테이프(MT)상에 기록된 디지탈 오디오 신호는 고정 재생 헤드에 의해 재생되고 재생 증폭기(22)와 이퀄라이저(23)를 통해 동기 신호 또는 클럭 성분의 추출을 위해 동기 분리 회로(24)로 전송된다. 결과로서 발생한 신호는 디코더(25)에서 입력 선택 회로(15)로 전송되도록 복조 및 에러 정정을 포함한 디코딩 동작이 행해진다. 입력 선택 회로(15)로부터의 디지탈 오디오 신호는 출력 단자(27)에서 DA 변환기(26)를 통해 획득되고 또한 출력 단자(29)에선 디지탈 직렬 출력 회로(28)를 통해 획득된다.
입력 선택 회로(15)에선, 재생된 신호는 입력 단자(11 및 13)에 결합된 신호로 전환되거나 또는 편집 동작을 통해 그 역으로 된다.
제4도는 엔코더에서의 에러 정정 코딩과 무엇보다도 한 블럭 또는 서브 블럭의 12 심볼이 인터리브되는 방법을 도시한다.
상기 제4도에서, 제2도에 도시된 한 큰 블럭 단위의 5 블럭의 60 심볼(또는 20-비트 길이 워드의 항목의 48 심볼)이 반복 주기로써 연속하는 다수의 심볼이 차례로 배열될 시엔, 한 블럭에 대한 12 심볼은 차례대로 워드 W(1) 내지 W(12)를 가리킨다. 이들 12 심볼은 기수 워드 W(1), W(3),..., W(11)와, 우수 워드 W(2), W(4),..., W(12)로 분할되고 제1 패리티 워드(P1및 P2)가 발생되어 각각의 기수 및 우수 계열에 할당된다. 상기 기수 계열 및 우수 계열의 데이터는 선정된 지연 및 인터리빙이 행해지고 그후 제2 패리티 워드(Q1및 Q2)가 발생되어 각각의 상기 처리된 직렬 데이터에 할당된다. 이들 데이터가 선정된 지연이 행해지는 반면에, 지연 및 인터리빙이 기수 및 우수 데이터 계열간에 수행되어, 에러 정정 코드 데이터 계열을 발생시킨다. 에러 정정 코딩 처리로부터의 출력 데이터는 각각의 우수 및 기수 데이터 계열에 대해 8 심볼로 형성되며, P 및 Q 패리티가 각 계열에 첨가되므로, 각 블럭은 16 심볼을 포함한다. 이들 출력 데이터의 구체적인 예로서, 기수 계열 데이터는 워드의 이하 순서로 구성된다:
W(1)
W(5 - D x 12)
W(9 - 2D x 12)
P(1 - 3D x 12)
Q(1 - 4D x 12)
W(3 - 5D x 12)
W(7 - 6D x 12)
W(11 - 7D x 12)
우수 계열 데이터는 이하 순서의 워드로 구성된다:
W(2 - D x 12)
W(10 - 2D x 12 - D x 12)
P(2 - 3D x 12 - D x 12)
Q(2 - 4D x 12 - D x 12)
W(4 - 5D x 12 - D x 12)
W(8 - 6D x 12 - D x 12)
W(12 - 7D x 12 - D x 12)
상기 식에서, D 및 D는 아래와 같이 규정된다:
D = 17 블럭 = 17 x 12 심볼
D = 9D = 9 x 17 x 12 심볼
제4도에서, d는 2개의 블럭 또는 24 심볼을 나타낸다.
전술된 에러 정정 코딩에 뒤이은 한 블럭에 대응하는 출력 데이터(16 심볼)를 기록할 때, 제5도에 도시된 기록 블럭이 형성된다. 따라서, 16 비트로 구성된 동기 워드가 기록 블럭의 리딩 단부에 배치되고, 연속해서 우수 데이터 및 기수 데이터가 교대로 배치되며, 최종적으로 에러 정정 코드(CRCC)가 배치된다. 블럭의 4 중앙 심볼에, P 및 Q 패리티가 어레이된다. 데이터 및 패리티 부분의 16 심볼은 이하 순서로 어레이된다:
W(12 - 7D x 12 - D x 12)
W(11 - 7D x 12)
W(8 - 6D x 12 - D x 12)
W(7 - 6D x 12)
W(4 - 5D x 12 - D x 12)
W(3 - 5D x 12)
Q(2 - 4D x 12 - D x 12)
Q(1 - 4D x 12)
P(2 - 3D x 12 - D x 12)
P(1 - 3D x 12)
W(10 - 2D x 12 - D x 12)
W(9 - 2D x 12)
W(6 - D x 12 - D x 12)
W(5 - D x 12)
W(2 - D x 12)
W(1)
제6도는 기록 블럭의 리딩 단부에 위치된 16-비트 동기 신호 워드의 어레이를 도시한다. 제6도의 16-비트 동기 신호 워드중 전방의 11비트가 동기 패턴을 나타내는데 비해, 후방의 5비트는 4비트의 블럭 어드레스와 1비트의 플래그를 나타낸다. 비트 주기 T인 상기 동기 패턴에선, 변이 또는 반전은 리딩 측에서 볼때 1.5 T, 6.0 T 및 10.5 T의 각 부분에서 실제로 발생된다. 데이터 워드(W) 및 패리티(P 및 Q)가 예로서, HDM-1 변조 시스템이라 불리는 것에 의해 변조되는 것을 알 수 있다. 상기 변조 시스템에 따라, 변이 간의 간격은 1.5 T의 가장 짧은 간격에서 4.5 T의 가장 긴 간격까지 인데, 4.5 T의 가장 긴 변이 간격은 연속적으로 발생하지는 않는다. 그러나, 상기 동기 패턴에선, 4.5 T의 변이 간격이 연속적으로 발생한다. 그래서, 전술된 동기 패턴이 전술의 선정된 변조 시스템의 규칙을 어기는 소위 아웃-오브-룰(out-of-rule) 패턴이며, 따라서 이에 의해 동기 신호 워드와 데이터 워드를 서로 구별하는 것이 가능하게 된다.
전술된 고정 헤드에 의해 디지탈 VTR에서 오디오 PCM 신호를 기록할 때, 자기 테이프상의 비디오 신호 기록 영역이 큰 영역을 점유하며, 따라서 테이프 주행 방향을 따라 형성된 비디오 신호 트랙과는 달리, 트랙의 수에 제한이 가해진다. 그러므로, 어드레스에 지정된 트랙을 제공하는 것이 어렵다. 비록, 디지탈 오디오 신호를 위해 트랙에 어드레스를 부가하는 것이 필요하게 되더라도, 어드레스에 증가된 수의 비트의 할당은 여분의 증가를 초래한다. 그후, 우수 어드레스 블럭의 4 블럭 어드레스 비트(전송 순서로 B3, B2, B1 및 B0)와 기수 어드레스 블럭의 상기 4 블럭 어드레스 비트는 하나의 중요한 어드레스를 형성한다. 이러한 구조는 8-비트 블럭 어드레스가 제2도의 데이터 포맷에 반복 주기를 형성하는 250 블럭(50 큰 블럭)을 구별하기 위해 필요로 되는데 비해, 상기 동기 신호 워드의 어드레스 영역이 4비트에 의해 형성되는 것을 고려하여 적응된다. A0, A1, ..., A7의 8 블럭 어드레스 비트를 LSB에서 차례로 보면, A0(=0), A1, A2및 A3가 우수 어드레스 블럭의 비트(B0내지 B3)에 할당되는 반면에, A0(=1), A4, A5, 및 A6는 기수 어드레스 블럭의 비트(B0내지 B3)에 할당된다. 최종 1비트는 강조 온/ 오프, 편집 시작점 및 편집 끝점 등을 표시하는 플래그(F)로서 사용된다. 16 블럭을 한 주기로 하면, 16가지의 상이한 종류의 정보를 표시하는 것이 가능하게 된다.
제7도는 4 블럭 어드레스 비트(B0내지 B3)와 플래그 비트(F)의 실예를 도시한다. 상기 제7도에서, 반복 주기를 형성한 250 블럭의 블럭 어드레스(#0 내지 #249)를 표시하기 위해선, 앞서언급된 4비트(B0내지 B3)가 2개의 인접한 블럭 양단에 사용된다. 블럭 어드레스 비트중 최하위 비트(A0)가 최하위 비트(B0)에 반드시 할당되면, 6 블럭 어드레스 비트(A1내지 A6)는 2개의 연속한 블럭의 3 블럭 어드레스 비트(B1내지 B3)로 표시될 수 있다. 비록 16 진법 시스템에서 단지 0 OH 내지 7 FH 또는 10진법 시스템에서 0 내지 127 만이 이들 7비트(A0내지 A6)로 표시될 수 있다 하더라도, 반복 주기가 250 블럭(어드레스(#0 내지 #249))이기 때문에, 복원은 최상위 비트(A7)가 제거될때라도, 재생시에 쉽게 행해질 수 있다. 즉, 10진법 시스템에서의 어드레스(#0 내지 #249)가 7비트로 표시될시엔, 0 내지 127은 16진법 시스템에서의 0 OH 내지 7 FH이고 128 이하는 16진법 시스템에서의 0 OH 이하로 표시된다. 블럭 어드레스가 249에 달하고 0으로 리턴할 시엔, 16진법 시스템에서의 79 H 에서 0 OH 로의 변화가 있고 따라서, 10진법 시스템에서의 127에서 128로의 변화에 대응하는 7 FH에서 0 OH 로의 변화와 구별될 수 있다. 그래서, 최상위 비트(A7)는 블럭 어드레스의 0 OH의 직전의 16진수가 7 FH 인지 또는 79 H 인지에 따라 식별될 수 있다.
기록된 디지탈 오디오 신호를 재생할시엔, 동기 신호 워드의 전술된 동기 패턴은 기록 블럭의 리딩 위치를 식별시키기 위해 제3도의 동기 분리 회로(24)에 의해 검출된다. 그후, 블럭의 각 워드는 디코더(25)에 의한 디인터리빙(deinterleabing) 또는 에러 정정 디코딩이 수행되어, 제2도에 도시된 바와 같은 본래의 데이터 어레이를 복원시킨다. 따라서, 복원된 데이터 어레이와 함께, P 패리티에 의해 각 블럭에 대한 에러 체킹이 수행된다. 선정된 수 이상의 정정 불가능한 에러가 존재할 때, 재생된 데이터는 원음 재생 충실도가 저하된다고 가정되며, 따라서, 예를들어, 뮤팅(muting)이 수행된다. 에러 체킹을 수행함에 있어서, 제2도의 한 큰 블럭의 최종 서브-블럭(#4)은 상기 서브-블럭(#4)이 20비트 데이터의 4 하위 비트에 의해 형성되고 이들 하위 비트에 야기된 어떠한 에러도 안전하게 무시될 수 있기 때문에, 에러에 대해 체크될 필요가 없다. 상기 방식으로, 에러에 대해 오디오 데이터 전체의 내구성을 증가시키고 블럭 에러 발생율을 4/5로 감소시키는 것이 가능하다. 다시말하면, 블럭 에러 발생율이 예를들어, n% 일시에, 에러 발생의 실제 비율은 4n/5% 로 감소된다.
동기 워드에 제공된 플래그 비트의 사용으로 편집점을 판별하는 방법이 이하 본 원에 설명된다.
전술된 고정 헤드 테이프 디지탈 오디오 신호 기록 시스템이 VTR에 오디오 기록을 위해 인가될시에, 디지탈 오디오 신호가 비디오 트랙에 관하여 헤드 트랙킹 조정후 편집되면, 데이터 블럭이 편집점에서 비연속적일 수도 있다. 따라서, 플라이휘일(flywheel) 테이프 카운트 동작을 수행한 내부 블럭 어드레스 카운터로부터의 어드레스 값이 재생된 블럭 어드레스의 값과 일치하지 않을 수도 있다. 상기는 일반적으로, CRCC에 의해 에러 검출을 감시하므로 야기된 것으로 고려되고 대응하는 블럭 데이터가 쓸모없게 된다. 그러나, 비-일치가 2회 연속 발생하면, 이는 블럭 시프팅 또는 일탈에 의해 야기된 것으로 고려되고 데이터 재생은 내부 블럭 어드레스 카운터의 정정을 수행후 재-시작된다. 따라서, 재생된 블럭 어드레스의 값과 내부 카운터로 부터의 값 간의 비-일치는 CRCC에 의해 에러 검출을 감시하므로 야기된 잘못취해진 블럭 어드레스의 재생 및 편집점에서의 불운한 블럭 연속성에 기인할 수도 있다. 그러나, 블럭 어드레스 비-일치의 원인이 되는 이들 2 가지 가능성은 비일치가 2회 연속 발생하는지의 체크를 수행한 후에만 서로 분간될 수 있다.
편집점의 식별을 보다 명확히 하기 위해, 편집점에 대한 식별 신호가 테이프상에 기록될 수 있다. 그러나, 편집점 식별 신호를 위한 부가적 트랙을 제공하거나 또는 편집점에서의 테이프 이동 제어를 위한 서보 트랙 신호 주파수를 변화하는 것은 바람직하지 않다.
따라서, 전술된 플래그 비트가 편집점의 식별을 위해 사용된다. 제7도를 참조하면, 16개의 블럭의 2번째 및 4번째의 플래그 비트(F)가 편집 끝점 플래그와 편집 시작점 플래그로서 각기 사용되는 반면에, 1번째 블럭의 플래그 비트(F)는 강조 플래그로서 사용된다. 따라서, 블럭 어드레스(1, 17,....)와 관계가 있는 블럭의 플래그 비트(F)는 편집 끝점 플래그로서 사용되며, 블럭 어드레스(3, 19,....)와 관계가 있는 블럭의 플래그 비트(F)는 편집 시작점 플래그로서 사용되고 블럭 어드레스(0, 16,....)와 관계가 있는 블럭의 플래그 비트(F)는 강조 플래그로서 사용된다.
편집에 뒤이은 편집점의 인접에서의 블럭의 상태는 전술된 제8도 내지 제10도를 참조하고 편집점 플래그와 관련하여 설명될 것이다.
제8도는 편집시 편집 기록 부분이 블럭 또는 서브-블럭의 위치 시프팅하없이도 테이프상에 기록된 내용을 최적으로 연속하는 경우를 도시한다. 특히, 비디오 신호의 필드 기준 신호중 적어도 3 필드가 a에 도시되었고, 테이프로 부터 재생된 디지탈 오디오 신호가 b에 도시되었으며, 편집을 위해 삽입된 기록 부분이 c에 도시되었으며, 편집후의 테이프로 부터 재생된 디지탈 오디오 신호가 d에 도시되었고 소위 플라이휠로 부터의 블럭 어드레스가 e에 도시되었다. 제8b도 내지 제8d도에서, 디지탈 오디오 신호의 블럭은 상기 블럭 어드레스에 의해 표시된다. 상기 제8b도 내지 제8d도에서, 블럭 어드레스 연속성은 제8c도에 도시된 삽입 부분에 유지되고 편집은 블럭 위치 시프팅없이도 형성된다.
그러나, 소위 비디오 트랙킹 조정이 이하 본 원에 기술된 바와같이 행해질시에, 디지탈 오디오 신호는 예를들어, 비디오 필드 기준 신호에 대하여 다수 블럭 또는 서브-블럭의 범위 내에서 시프트로 재생된다. 한 예가 제9도에 도시되는데, 여기서 제9a도 내지 제9e도는 제8a 내지 제8e도에 각기 대응한다.
제9b도에선, 비디오 트랙킹으로 인해, 조정은 이하 본 원에 기술된 바와같이 행해지며, 디지탈 오디오 신호는 제9a도의 필드 기준 신호에 대하여 2.4 블럭의 지연으로 재생된다. 한편, 기록은 상기 필드 기준 신호에 대하여 블럭 타이밍에 기록 측에서 행해지기 때문에, 편집에 의해 삽입될 기록 부분(제9c도)은 재생된 신호의 블럭이 블럭 어드레스가 일치되게 판독될때라도, 제8도의 블럭 어레이에서 2 블럭만큼 지연될 수 있다. 그러므로, 편집후의 오디오 신호의 블럭 어레이는 제9d도에 도시된 바와같고 0.6 및 0.4 블럭의 블럭 일부가 원래의 신호에 삽입된 편집 영역의 전후에 생성된다. 그러나, 소위 플라이휘일 카운터가 적어도 0.5 블럭의 싸이즈를 가진 블럭 일부를 합계하기 때문에, 제9d도에 도시된 편집 시작 블럭의 어드레스 값이 제9e도에 도시된 플라이휘일 카운터로부터의 출력 어드레스 값과 일치된다. 편집 끝 블럭의 그 다음의 블럭 일부가 0.5 블럭 보다 더 작은 블럭 싸이즈이기 때문에, 플라이휘일 카운터가 합계하지 못하며, 따라서 블럭 어드레스 일치가 이루어진다.
그러나, 제9도에 도시된 바와 같은 블럭 연속성이 소위 와우 플러터(wow flutter) 또는 기계적 부정확에 기인하나, 편집 시작점에서의 블럭 일부가 제10d도에 도시된 바와같이 0.5 블럭보다 더 적은 블럭 싸이즈로 인해 획득되지 못할시엔, 편집 시작 블럭의 3의 어드레스 값과 제10e도에 도시된 플라이휘일 카운터로 부터의 출력 어드레스 값 2이 서로 일치하지 않는다. 비-일치가 CRCC에 의한 에러 검출을 감시하므로 야기되었는지 또는 편집에 의해 야기되었는지가 구분될 수 있기 전에, 적어도 2개의 블럭이 필요하게 되며, 이들 블럭의 데이터는 쓸모없게 된다.
본 실시예에서, 편집 플래그가 3의 어드레스 값을 가진 편집 시작 블럭과 1의 어드레스 값을 가진 편집 끝 블럭에 세트되며, 따라서 상기 결정은 빠르게 행해질 수 있고 쓸모없게된 데이터가 최소로 감소될 수도 있다.
제8도 내지 제10도의 블럭 어드레스 값의 좌측 상부에서의 * 심볼은 편집 플래그가 세트된 것을 나타낸다. 따라서 편집 시작점 플래그는 어드레스 3 블럭에 세트되는 반면에, 편집 끝점 플래그는 어드레스 1 블럭에 세트된다. 재생동안, 이들 편집 플래그는 상기 점이 편집이 행해졌던 점인지를 결정하기 위해 체크될 수 있어, 편집점에서 에러의 수를 감소시킨다. 예를들어, 블럭 어드레스가 본 실시예에서와 같이 2 블럭으로서 기록될 때, 2 블럭이 블럭 어드레스를 얻는데 필요하게 되며, 따라서, 4 블럭은 플라이휘일 카운터와의 전술된 비교를 수행하는 데 필요하게 되고 그동안의 데이터는 쓸모없게 된다. 본 실시예에선, 상기 점이 편집점이면, 플라이휘일 카운터의 카운트 값을 정정하는 동작은 재생된 블럭 어드레스가 플라이휘일 카운터로 부터의 값과 일치하지 않더라도 즉시 수행될 수 있으며, 따라서 쓸모없게된 데이터의 수가 반이하로 감소될 수 있다.
본 실시예에선, 편집 시작점 식별을 위한 플래그 영역이 편집 끝점 식별을 위한 플래그 영역이 제공되는 블럭으로부터 한 블럭씩만 이격된 블럭에 제공되며, 따라서, 편집 시작점과 편집 끝점이 한 동일 블럭에 공존할시에, 편집 동작의 다수의 횟수의 결과로서, 본 실시예에선 제2 블럭인 관련 플래그가 제공되는 블럭 간에 위치된 한 블럭만이 불안정하게 된다. 편집 시작 및 끝점의 식별을 위한 플래그가 하위 블럭 어드레스에 대해 산출되며, 예를들어, 제7도의 괄호내에 도시된 8번째 및 6번째 블럭인 우수 블럭에 세트될시에, 상기 점이 편집 시작점인지 또는 편집 끝점인지가 블럭 어드레스에 의해 결정될 수 있다.
본 발명의 디지탈 데이터를 전송하는 방법에 따라, 각 워드의 16에서 20비트로의 비트수 확장은 데이터 포맷 호환성에 악영향을 미치지 않고도 실현될 수 있다. 또한편, 상위 비트와 하위 비트로만 구성된 블럭에 대해, 에러 체킹은 예를들어 상이한 체킹 레벨 또는 등급에 대해 수행될 수도 있으며, 에러 체킹은 상위 비트로 구성된 블럭에 대해 긍정적으로 행해질 수 있으며, 하위 비트로 구성된 블럭에 대한 에러 체킹은 상이한 블럭의 임계성에 따라 행해지진 않아, 에러 발생에 대한 공차를 증진시킨다.
본 발명은 앞서 본원에 기술된 바와 같이, 16에서 20비트로의 비트수 확장의 경우에 제한되진 않으나, 임의의 다른 형태의 비트수 확장의 경우에 적용될 수 있다. 본 발명은 또한 비트수 확장에 제한되진 않으나, 분할후 임의의 규정된 비트 데이터를 다른 희망 상위 및 하위 비트로 전송하는 경우에 적용될 수도 있다.
본 발명의 디지탈 데이터를 전송하는 방법에 따라, 한 어드레스가 각각의 다수의 블럭의 어드레스 정보를 사용하여 형성되기 때문에, 대다수의 비트로 구성된 어드레스는 각 블럭의 어드레스 영역의 비트수가 소수일지라도 획득 가능하며 따라서, 폭넓은 어드레스 공간이 쉽게 실현될 수 있다.
본 발명은 기록 매체상에 디지탈 신호를 기록하는데 적용될 수 있을 뿐만 아니라 디지탈 신호의 전송시에 블럭 어드레스를 블럭 형태로 형성하는데 적용될 수 있다.
본 발명의 디지탈 데이터를 전송하는 방법에 따라, 특정 블럭 어드레스와 관계가 있는 블럭의 플래그는 디지탈 신호의 편집의 함수로서 세트될 수 있는 편집 플래그로서 사용될 수 있으며, 따라서, 재생된 블럭 어드레스가 소위 내부 플라이휘일 카운터로부터의 어드레스 값과 일치하지 않을시에, 상기 편집 플래그는 상기 비-일치가 CRCC에 의해 에러 검출을 감시하므로 야기되었는지 또는 편집점에서의 블럭 불연속성에 의해 야기되는지를 결정하도록 체크될 수 있어, 데이터가 종래의 실행에서와 같이 쓸모없게 되지 않고도 재생될 수 있다.
본 발명이 상기 실시예에 제한되지 않음이 인지될 것이다. 예를들어, 본 발명은 블럭 어드레스가 2 인접한 블럭 양단에 기록되는 포맷뿐만 아니라 블럭 어드레스가 단지 한 블럭 또는 3개 이상의 블럭에 기록되는 포맷에도 적용될 수 있다. 덧붙여, 본 발명은 디지탈 VTR의 분야 뿐만아니라 종래의 고정된 형태의 디지탈 오디오 테이프 레코더의 분야에도 적용될 수 있다.

Claims (5)

  1. 원래의 소스 디지탈 데이터 보다 적은 수의 비트를 각각 가지고 있는 다수의 블럭을 포함하는 데이터 형태로 디지탈 데이터를 처리하는 방법에 있어서, 다수의 비트 비트로 각각 구성된 상기 원래의 소스 디지탈 데이터를 각각의 상위 비트 및 각각의 하위 비트(들)로 분할하는 단계; 상기 각각의 디지탈 데이터의 상기 상위 비트가 제2 선정된 수로 각각 구성된 제1 선정된 수의 워드를 각각 포함하는 제1 블럭을 구성하는 단계; 상기 각각의 디지탈 데이터의 상기 하위 비트가 제3 선정된 수로 각각 구성된 상기 제1 선정된 수의 워드를 각각 포함하는 제2 블럭을 구성하는 단계; 상기 제1 및 제2 블럭의 상기 워드에 대하여 에러 검출 또는 정정 코드를 엔코딩하여 여분의 데이터를 발생하는 엔코딩 단계; 다수의 연속된 상기 제1 블럭 다음에 연속으로 상기 제2 블럭들 중 최소한 하나의 블럭이 이어지는 순서로 상기 에러 정정 또는 정정 코드에 대한 상기 여분의 데이터와 상기 디지탈 데이터를 발생시키는 단계; 상기 블럭들 각각에 대해, 순차적으로 수치화된 어드레스 식별 데이터를 제공하는 단계; 어드레스 데이터 단위들의 하나의 순서가 이중 식별 데이터를 갖는 둘 또는 그 이상의 어드레스 데이터 단위들의 순서로 상기 각각의 어드레스 데이터를 분할하는 단계; 상기 각각의 어드레스 데이터 단위들의 각각을 임의 선정된 위치들로 상기 각각의 블럭에 제공하는 단계와; 상기 각각의 어드레스 데이터 단위들을 포함하는 상기 블럭들의 순서를 발생하는 단계를 포함하는 디지탈 데이터 처리 방법.
  2. 제1항에 있어서, 상기 전송된 에러 검출 또는 정정 코드에 대한 상기 여분의 데이터 및 상기 디지탈 데이터를 수신하는 단계; 상기 여분의 데이터를 갖는 상기 제1 및 제2 블럭의 상기 워드들에 대하여 에러 검출 또는 정정 코드를 디코딩 하는 단계; 상기 제1 블럭들 각각으로부터, 상기 각각의 디지탈 데이터가 상기 제2 선정된 수의 상위 비트로 각각 구성된 상기 제1 선정된 수의 워드들을 분리하는 단계; 상기 제2 블럭들 각각으로부터, 상기 각각의 디지탈 데이터가 상기 제3 선정된 수의 상기 하위 비트로 각각 구성된 상기 제1 선정된 수의 워드들을 분리하는 단계와; 각각의 상위 비트 및 각각의 하위 비트(들)를 조합하여, 상기 다수의 비트로 각각 구성된 각각의 디지탈 데이터를 발생하는 조합 단계를 구비하는 원래의 소스 디지탈 데이터를 복구하는 단계를 더 포함하는 디지탈 데이터 처리 방법.
  3. 제1항에 있어서, 상기 선정된 위치들 각각에서 상기 각각의 블럭들로부터 상기 각각의 어드레스 데이터 단위들 각각을 분리하는 단계와; 상기 둘 또는 그 이상의 어드레스 데이터 단위들을 조합하여 상기 각각의 어드레스 데이터 각각을 발생하는 조합 단계를 포함하는 디지탈 데이터 처리 방법.
  4. 제1항에 있어서, 상기 순서로 블럭들을 기록하는 단계, 상기 순서로 블럭들을 재생하는 단계와, 상기 재생된 블럭으로부터 상기 다수의 비트로 각각 구성된 상기 원래의 소스 데이터를 규정(instituting)하는 단계를 포함하는 디지탈 데이터 처리 방법.
  5. 제2항에 있어서, 상기 순서로 블럭들을 기록하는 단계, 상기 순서로 블럭들을 재생하는 단계와, 상기 재생된 블럭으로부터 상기 다수의 비트로 각각 구성된 상기 원래의 소스 데이터를 규정하는 단계를 포함하는 디지탈 데이터 처리 방법.
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