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KR0174629B1 - 향상된 트렌치 절연형 fet 디바이스 및 그 제조방법 - Google Patents

향상된 트렌치 절연형 fet 디바이스 및 그 제조방법 Download PDF

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KR0174629B1
KR0174629B1 KR1019950050392A KR19950050392A KR0174629B1 KR 0174629 B1 KR0174629 B1 KR 0174629B1 KR 1019950050392 A KR1019950050392 A KR 1019950050392A KR 19950050392 A KR19950050392 A KR 19950050392A KR 0174629 B1 KR0174629 B1 KR 0174629B1
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KR
South Korea
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trench
substrate
ledge
dopant
concentration
Prior art date
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KR960030369A (ko
Inventor
도시하루 후루까와
알렌 만델만 잭
로버트 톤티 윌리엄
Original Assignee
윌리엄 티. 엘리스
인터내셔널 비지네스 머신즈 코포레이션
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Filing date
Publication date
Application filed by 윌리엄 티. 엘리스, 인터내셔널 비지네스 머신즈 코포레이션 filed Critical 윌리엄 티. 엘리스
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Abstract

트랜치 절연형 FET 디바이스의 준임계치 누설 특성을 향상시키는 방법이 개시되어 있다. 이 방법은 산화물 피복의 실리콘 기판 상에 배치된 스택 구조내에 수식 슬롯을 형성한 후 이 슬롯의 측변 상에 스페이서를 형성하는 단계를 포함한다.
그 후, 트렌치는 기판에서 에칭된다. 스페이서의 제거로 인해 산화물 피복 기판의 노출면 상에 존재하며 트렌치에 인접한 수직 렛지가 벗겨진다. 그 후 렛지는 적절한 도펀트로 수직 주입되므로써 디바이스에서 엣전도를 억제하게 된다.
이 방법에 의해 형성된 제조물도 개시되어 있다.

Description

향상된 트렌치 절연형 FET 디바이스 및 그 제조방법
제1도는 얕은 트렌치 절연형 FET 디바이스의 횡단면도,
제2a 내지 2g도는 본 발명의 일실시예에 따른 FET 디바이스용 보호 구조의 제조 단계의 예시도.
제3도는 종래기술의 FET 디바이스에 대한 출력 특성을 도시하는 도면.
제4도는 본 발명의 기술에 따른 FET 디바이스에 대한 출력 특성을 도시하는 도면.
* 도면의 주요부분에 대한 부호의 설명
2 : 실리콘 메사 4 : 절연형 트렌치
12 : 패드 산화물 14 : 스택 구조
17A, 17B : 슬롯 측벽 18 : 슬롯 하부
22 : 트렌치 26A, 26B : 트렌치 측벽
[발명의 이용 분야]
본 발명은 반도체 디바이스의 준임계치 누설 특성(the subthreshold leakage characteristics)을 향상시키는 방법에 관한 것이다.
[종래기술]
전계 효과 트랜지스터(FET)는 아날로그 스위치, 초고 입력 임피던스의 증폭기, 및 전압 제어식 저항 같은 다양 한 전자 응용 분야에 매우 유용한 디바이스이다. FET는 메모리 칩 및 마이크로프로세서에 사용되는 것과 같은 LSI(large-scale intergration) 및 VLSI(very large-scale intergration) 디지탈 회로에 특히 유용하다.
고성능의 상보성 금속 산화물 반도체(CMOS) 회로에 사용되는 FET는 오목한 필드 산화물 영역을 채우는 향상된 절연 기술을 필요로 한다. 보편적인 절연 기술의 하나로서 LOCOS(Local Oxidation of Silicon)라는 것이 있는데, 미국 특허 제 4,965,221호에 개시되어 있다.
LOCOS가 특성 CMOS의 응용분야에는 적절하지만, 다소 결점을 갖고 있다. 예를 들면, LOCOS 프로세스는 고밀도 메모리 응용에서의 깊은 서브미크론 치수에서는 적합하지 않다. 왜냐하면 이 프로세스로 인해 버드비크(bird's beak)라고 산업계에서 통상 칭하는, 디바이스의 활성영역으로서의 비소망의 절연 확산이 야기될 수 있기 때문이다. 필드 도우핑침식 문제가 일어날 수도 있다.
최신 기술로서 얕은 트렌치 절연(STI) 기술이 LOCOS 프로세스의 일부 측면, 특히 고밀도 CMOS 회로에서 괄목할 만한 진보를 이루었다. 일례로서 STI는 디바이스의 절연폭에 대해 최소 치수의 포토리소그래피를 완전히 실현하게 한다. 또, 고밀도 회로의 레이아웃도 가능하다.
아울러, STI 를 사용함으로써 보다 나은 래치업(latch-up) 이뮤니티(immunity)를 실현할 수 있다. STI는 B, Danari et al in the 1988 IEDN 88 Technical Digest, Cat. No. 88 CH2528-8, pp. 92-95에 개시되어 있다.
STI 기술로 인해 여러가지 바람직한 회로 디바이스 특성이 실현되었지만, 아직도 몇가지 단점을 해결하지 못하고 있다. STI에 보편적인 심각한 하나의 결점은 엣지 전도, 즉 충전된(filled) 산화물 트렌치의 상부와 인접 실리콘 메사(이하 설명되며 제1도에 이 영역을 도시함)사이의 상부 영역에서 과도 누설 전류가 존재한다는 것이다.
고 엣지 전도를 나타내는 FET 디바이스는 기생 누설의 특성을 갖게 되고, 이는 특히 약 0.1nA/미크론 이상의 누설 전류를 허용할수 없는 저전력 응용에서는 매우 바람직하지 않게 된다.
엣지 전도를 감소시키는 한가지 방법은 전 디바이스, 즉 엣지 및 평면 영역 전체에 균일하게 도우프하는 것이다.
그러나, 이 해결책은 평면 임계치 뿐만 아니라 엣지 임계치도 증가되기 때문에 둘다에 만족스럽지 않다. 평면 전류-구동 손실량은 억제된누설에서의 게인보다 중요하다. 더구나, 이 레벨에서 도우프된 디바이스는 도우핑-유도 전계 필드 그리이언트에 의해 야기된 누설-유발 임계 시프트에 영향받기 쉽다.
엣지 전도를 감소시키는 다른 시도는 활성 엣지 마스크를 사용하는 것이다. 이러한 기술의 에로서 붕규산 유리층이 우선 디바이스의 경계가 되는 트렌치의 표면상에 피착된 후 패터닝돼서 전류 누설이 억제되어야 하는 영역에 남게 된다. 그후 도우핑이 행해져서 도펀트가 전 트렌치 주위로 확산된다.
활성 엣지 마스크를 사용하므로써 엣지 전도와 부수하는 기생 누설이 감소되지만, 또한 부가적인 문제가 그 결과로 발생한다. 예를 들어, 디바이스의 소스-드레인 확산 영역으로부터의 정전 용량이 바람직하지 않게 증가되는데, 이는 트렌치의 수직 측벽이 도우프되었기 때문이다. 더구나, 디바이스의 폭이 좁으므로 측벽 상의 도펀트가 기판 감도, 즉 소스 대 기판 전압의 단위변화 당 임계 전압(Vt)의 변화를 증가시킨다.
기판 감도의 증가는 종종 디바이스의 성능 특성을 떨어뜨린다. 더구나, 에치 트렌치의 하부 모서리에서 유리층을 제거하는 것은(필요하지만) 매우 어려운 일이다.
엣지 전도를 감소시키는 다른 기법은 일례로 IEEE Transactions on Electron Devices, Vol. ED-34, No. 2, February, 1987, pp. 356-360에 개시된 G. Fuse 등의 논문 A New Isolation Method with Boron-Implanted Sidewalls for Controlling Narrow-Width Effect에 설명된 바와 같이 절연 트렌치 측벽 내로 이온을 경사지게 주입하는 것이다. 그러나, 이러한 기법의 사용으로 인해 상술한 다른 기법을 사용한 경우의 여러 결점, 예컨대 기판 감도 및 정전 용량의 증가가 나타난다.
트렌치 절연형 FET, 특히 STI FET에서 과도 엣지 전도를 제어하는 방법이 여전히 필요함이 명백하다. 이 방법은 기생 누전을 감소시켜야 하지만 역으로 디바이스의 전기 출력 특성에 영향을 주어서는 안된다. 마지막으로, 이 방법은 디바이스 제조를 복잡하게 하거나 비용을 상승시키는 부가의 공정 단계를 포함해서는 안된다.
[발명의 개시]
위의 요구사항들은 트렌치 절연형 FET 디바이스의 준임계치의 누설 특성을 향상시키는 방법을 통해 해결되어 왔다. 이 방법은 기판의 표면 상에, 기판에서 트렌치에 인접한 수평 렛지(horizontal ledge)를 형성한 후 디바이스의 엣지 전도를 억제하기에 충분한 양만큼 도펀트를 렛지 내로 수직 주입하는 단계를 포함한다.
한 특정 실시예로서 이 방법은 다음의 단계들을 포함한다:
a) 산화물로 덮인 실리콘 기판 상에 배치되어 있는스택 구조 내에 존재하며 상기 산화물의 표면에서 종료되는 수직 슬롯을 형성하는 단계;
b) 사이 슬롯의 측벽 상에 스페이서를 형성하는 단계;
c) 상기 슬롯과 자기 정합되는 트렌치를 상기 간판내로 에칭하여 그 두께가 스페이서의 기부 사이의 거리와 동일한 트렌치의 하부 및 수직 트렌치 측벽을 구비하는 단계;
d) 산화물로 덮인 기판의 노출 표면상에 있는, 트렌치에 인접한 수평 렛지를 덮지 않도록 상기 스페이서를 제거하는 단계;
e) 도펀트를 상기 렛지 내로 수직 주입하는 단계.
후술하는 바와 같이 이러한 방법을 사용하므로써 FET 디바이스는 엣지 전도가 제거되고 디바이스 성능이 향상되게 되었다. 여기서는 얕은 트렌치에 본 발명을 적용하는 문제가 강조되었지만, 본 발명은 모든 트렌치-절연형 FET에 유용하다.
이 방법이 준비하는 보호 구조는 물론 이러한 보호구조를 통합하는 FET 디바이스도 설명된다.
[본 발명을 수행하는 최상의 모드]
제1도는 전형적인 얕은 트렌치 절연형 FET 디바이스의 횡단면도이다. 여기에는 본 논의와 연관된 기본 특성이 도시된다. 이 분야의 기술자들은 다른 특징(여기에 도시되지 않음), 예컨대 다양한 p/n 접합, 공핍 영역 등도 이러한 디바이스에 존재함을 이해할 것이다. 이와 같은 개략도에서 실리콘 메사(2)는 절연 트렌치(4)로 둘러싸이며, 트렌치는 적절한 충전 재료, 예컨대 이산화실리콘으로 채워진다. 게이트 전도체(6)는 보통 폴리실리콘 같은 재료로 형성된다.
트렌치 절연부(4)와 실리콘 메사(2) 사이의 경계 영역의 상부 모서리에 원으로 그려진 영역(8A, 8B)은 상술한 문제, 즉 과도 엣지 전도를 일으키는 증가된 전기장의 주요 지점이다. 도시된 바와 같이 절연 영역의 상부가 실리콘 메사 아래로 내려가 위치될 때, 엣지 전도의 문제는 모서리 주의의 게이트 전도체 래핑(gate conducer wrapping)에 의해 더 악화된다.
제2a도는 통상 실리콘으로 이루어진 기판(10)의 상부와 계속해서 그 위를 차례로 덮는 산화물층(12: 때때로 :패드 산화물 층으로 일컬어짐)과 스택 구조(14)를 도시한다. 패드 산화물(12)은 예컨대 약 50 내지 약 500 옹스트롬의 범위로 비교적 얇으며, 예컨대 기판의 열산화로 형성될 수 있다. 또, 패드 산화물(12)은 다른 방법으로도 형성될 수 있다. 예를 들면, 이산화실리콘 또는 실란 같은 반응성 프리커서가 화학 기상 증착(CVD) 방식에 의해 증착될 수 있다.
스택 구조(14)는 하나의 층일 수 있다. 패의 산화물(12) 위에 직접 도포된 단일 층은 보통 질화물, 예컨대 질화 실리콘이다. 질화물 층(때때로 패드 질화물 층으로서 일컬어짐)은 여러 공정 단계에서도 패드 산화물과 그 하부 기판을 보호하는 역할을 한다. 이 층은 약 100 내지 약 6000 옹스트롬 범위의 두께를 가지며, 양호하게는 약 1500 내지 약 3000 옹스트롬 범위의 두께를 가진다. 종래의 수단, 예컨대 화학 기상 증착(CVD) 방식으로 질화물 층을 도포할 수 있다.
일부 실시예에서는 스택 구조(14)가 적어도 2개의 층을 포함할 수 있다. 예를 들면, 플리머 층이 산화물 층 위에 도포될 수 있다. 통상 포토레지스트 재료로서 사용되듯이 반도체 제조에 여러 가지 보편적인 플리머가 이용될 수 있다. 포토레지스트 재료가 스택 구조에서 상부 층으로서 이용되면, 이것은 계속해서 스택내에 슬롯을 형성(후술됨)하도록 채택된 포토레지스트 재료와는 분리되어야 한다. 두 포토레지스트 재료의 분리는 그 사이에 끼우는 막, 예컨대 저온 CVD 산화물 또는 질화물로 형성된 막을 사용하여 행해질 수 있다. 이러한 막은 약 100 내지 약 500 옹스트롬 범위의 두께를 갖는다.
상당한 열 생성을 포함하는 엄밀한 공정 단계가 차후의 공정에 사용되면, 스택의 제1층(예컨대, 질화물 층) 상에 피착된 플리머 층은 플리이미드 재료 같은 열저항 특성의 재료로 형성되어야 한다. 플리머 층(상온 또는 고온 재료의)의 두께는 부분적으로 공정 조건과 사용된 다른 재료의 특성에 의존한다. 통상(경화후) 두께는 약 1000 내지 약 6000 옹스트롬의 범위에 있다. 플리머 층은 스피닝과 같은 종래의 방법에 의해 형성될 수 있다. 플리머 층이 질화물 층의 상부에 형성될 경우에 질화물 층의 두께는 보통 약 500 내지 1000 옹스트롬의 범위에 있다.
때로는 저온 CVD 산화물 또는 질화물 막이 플리머 층 위에 형성된다. 이러한 경우에 이러한 경우에 이러한 막은 스택 구조를 통한 상 전사 품질을 향상시킨다. 이것은 보통 약 100 내지 500 옹스트롬 범위의 두께를 갖는다.
스택(14)의 일부로서 활용될 수 있는 다른 선택 층은 플라즈마 산화물 층 또는 플라즈마 질화물 층 같은 플라즈마-피착 층이다. 이 층도 스택 구조를 통한 상 전사 품질을 향상시키는데 도움을 줄수 있다. 플라즈마 층은 보통 약 100 내지 약 500 옹스트롬 범위의 두께를 갖는다. 이러한 층을 형성하는 방법은 공지되어 있다. 플라즈마 화학 기상 증착(PECVD)은 보편적인 하나의 기술이다.
상술한 예시 스택 구조의 대체예 가능하다. 예를 들어, 플라즈마-피착 층 및 플리머 층 대신에 단일 산화물 층이 질화물 층 상에 형성될 수 있다. 이러한 층용의 산화물 재료는 빠른 에칭을 위해 양호하게는 저밀도이다. 플라즈마 CVD가 이러한 층을 형성하는데 사용될 수 있다. 산화물 층은 보통 약 1000 내지 약 6000 옹스트롬의 두께를 갖는다.
여러 가지 다른 층 또는 층들의 조합으로 스택 구조가 이루어지는 것을 이해해야 한다 그 주요 특성들은 보통 본 발명에 중요한 사항이 아니다. 가장 적절한 층의 선택은 차후에 에칭 조건, 스페이서 재료(후술됨)의 소망 타입, 스페이서의 소망 폭, 필요한 처리 온도 및 에칭 선택도 같은 다양한 인자에 기초해서 반도체 공정 분야의 당업자들이 결정할 수 있다.
제2b도에 도시한 바와 같이, 슬롯(16)은 스택 구조(14)에 형성된다. 슬롯의 측벽은 참조 부호(17A, 17B) 로 표시되고, 슬롯의 하부는 부호(18)로 표시된다. 이러한 슬롯은 종래의 기술에 의해 형성될 수 있다. 예를 들면, 적절한 포토레지스트 층(도시되지 않음)이 스택의 양면에 형성된 후 패터닝돼서 슬롯의 크기를 규정하게 된다. 그 후, 규정된 영역이 예컨대 반응성 이온 에칭(RIE) 기술을 사용하여 지향적으로 에칭될 수 있다. 슬롯(16)의 크기는 당연히 그 바로 아래에 형성되는 트렌치의 소망 크기에 의존한다. 슬롯은 보편적으로 약 0.1 내지 2.0 미크론 범위의 두께를 갖는다. 그러나, 슬롯은 제조되는 FET의 특성에 따라 1.0 센티미터 이상까지 커질 수 있다. 마이크로 전자 공학에 정통한 사람들은 필연적인 기술 발달로 결국 0.1 미크론 보다 훨씬 작은 슬롯을 사용할 수 있다는 것을 이해한다. 본 발명은 이러한 환경 하에서도 동작할 수 있음이 기대된다.
그 후, 스페이서가 제2c 및 2d도에 도시된 바와 같이 예칭된 층들의 측벽[즉, 슬롯(16)의 측벽(17A, 17B)]상에 형성된다. 스페이서는 예를 들어 스페이서 재료의 균이 층[제2c도의 층(19)]을 산화물 층(12)과 스택 구조(14)의 전 노출 표면상에 형성한 후 스페이서 층의 전 수평-배치 영역을 에칭하므로써 형성될 수 있다.
적절한 스페이서 재료는 부분적으로 스택 층을 형성하는 재료와 그 각각의 에칭 선택도에 따라 선택된다. 적절한 스페이서 재료의 예로서는 플라즈마 CVD 산화물(예컨대, 이산화실리콘), 및 패릴렌(parylene) 또는 포토레지스트 재료 같은 플리머가 있다.
스페이서 층의 수평 영역의 에칭은 기판위에 하향으로 지향성반응 이온 빔을 가함하므로써 수행될 수 있다. 에칭 단계 후, 스페이서(20A, 20B)는 제2d도에 도시한 바와 같이 된다. 스페이서는 후술되는 바와 같이 트렌치가 형성되는 동안 제 위치에 남아 있다.
RIE 등의 지향성 에칭공정은 제2e도에 도시된 바와 같은 트렌치(22)를 형성하는데 사용된다. 트렌치는 산화물 층(12)을 완전히 관통해서 실리콘 기판(10)까지 연장된다. FET 디바이스에서 이 깊이는 약 0.1미크론 내지 약 10미크론의 범위에 있다. 얕은 트렌치 기술에서 깊이는 보통 약 0.5미크론 미만이다.
트렌치의 측벽(26A, 26B)은 기판의 수평면에서 거의 수직해야 한다. 그래서, 그 각이 약 70도 보다 작지 않아야 하고 양호하게는 약 85도 보다 작지 않아야 한다. 제2e 및 2f도에서 알수 있듯이 트렌치의 폭은 스페이서(20A, 20B)의 기부들 사이의 거리와 거의 동일할 것이다. 전형적인 FET에서 이 폭은 약 0.1 미크론 내지 약 2.0 미크론의 범위에 있다. 그러나, 슬롯을 참고로 해서 상술한 바와 같이 이 부양의 기술자들은 본 발명이 위의 범위를 넘는 폭, 즉 0.1 미크론 보다 작거나 2.0 미크론 보다 큰 폭의 트렌치에 적용 가능하다는 것을 이해한다.
제2f도에 도시한 바와 같이, 스페이서는 트렌치(22)의 형성 후에 제거된다.
스페이서의 제거는 예를 들어 다른 에칭 단계-플리즈마 에칭(등방성 모드)같은 등방성 에칭 또는 습식-화학 에칭의 일부 형태에 의해 수행될 수 있다. 이 분야의 기술자들은 채택된 특정 에칭 기술이 기판이나 디바이스 내의 다른 층에는 영향을 미치지 않으면서 스페이서를 선택 제거해야 한다는 것을 이해한다.
스페이서의 제거로 인해 본 발명의 주요 소자인 수평 렛지(제2f도에서 부호 28A, 28B)각 벗겨진다. 양호한 실시예에서의 렛지의 상면은 노출된 패드 산화물 층(12)이 될 것이다. 패드 산화물 층이 스페이서의 제거로 제거되면, 기존 산화물 층의 두께와 거의 동일한 두께로 다시 열성장될 수 있다.
다른 실시예에서는 패드 산화물 층이 대체될 필요가 없다(패드 산화물 층이 스페이서의 제거 후에도 남아 있는 경우에는 의도적으로 제거될 수 있음). 환언하면, 렛지의 상면은 기판 표면이 되고 도펀트는 이를 통해 바로 주입될 수 있다.
제2f도에서 트렌치의 각 측면에 부호(28A 또는 28B) 로서 도시된 렛지는 스택 구조에 의해 덮이지 않은 기판의 상면에 의해 형성된다. 렛지는 슬롯 측벽으로부터 트렌치의 립(lip)까지 연장되어 있다. 여기서, 렛지의 길이는 슬롯 측벽의 하부 모서리[즉, 트렌치(22)로부터 가장 멀리 떨어진 모서리]로부터 트렌치의 립까지의 거리로서 정해진다. 이 길이는 제2f도의 횡단면도에서 크기X로 표시된다. 이길이는 약 100 옹스트롬 내지 약 2,000 옹스트롬 범위에 있다. 2,000 옹스트롬을 넘는 길이는 디바이스의 폭으로서 효과적이지 않으며, 100 옹스트롬 미만의 길이도 엣지 전도를 감소시키기에 충분한 도펀트 주입이 행해지지 않는다. 양호한 길이는 약 100 옹스트롬 내지 약 1,500 옹스트롬의 범위에 있으며, 본 발명의 실시예에 대해 특별히 양호한 렛지 길이는 약 100 옹스트롬 내지 약 500 옹스트롬의 범위에 있다.
상술한 바와 같이 렛지는 제2G도에 도시되듯이 도펀트로 수직 주입되는. 도펀트의 선택은 물론 제조될 특성 FET 디바이스에 의존한다. 예를 들면, FET 디바이스가 n-채널 타입인 경우에는 도펀트로서 붕소가 사용된다. FET p-채널 타입인 경우에는 비소 또는 인이 도펀트로서 사용된다. 제2G도에서 기호I는 도펀트 이온의 주입을 표시하기 위해 사용된다.
도펀트의 주입 기술은 공지되어 있는데, 예로서 다음참고 문헌에 설명되어 있다: Microelectronicd, by J. Millman, McGrawHill, 1979; Fundamentals of Semiconductor Devices, by E. S. Yang, McGrawHill, 1978; 및 VLSI Technology, S.M Sze(Ed.), McGrawHill, 1988. 이온 주입기는 통상 실제 주입용으로 채택된다. 질소 같은 불활성 캐리어 개스는 보통 디보란(diborane), 포스핀(phosphine) 또는 아신(arsine) 등의 주입원을 이끌어내는데 사용된다.
제2G도에 도시한 바와 같이 주입 방향은 실리콘 기판의 상면에 거의 수직이다. 이 분야의 기술자들은 주입 방향의 초정밀 제어가 현재 이용 가능한 장비로 이루어질 수 있음을 이해한다. 주입 방향은 기판의 표면에 대해 거의 수직이어야 한다.
렛지로 주입되는 도펀트 원자의 농도는 보통 cc당 약 5×1016원자 내지 cc당 약 5×1018원자의 범위에 있다. 도펀트의 양이 상술한 상위 값을 초과하면, 특히 고 도우프의 소스/확산 영역이 근처에 존재하면, 디바이스 불량의 원인이 된다. 도펀트의 양이 상술한 하위 값 미만인 경우에는 디바이스의 엣지 전도를 낮추기에 충분하지 않을 수 있다.
렛지로 주입되는 도펀트의 적절한 양을 표시하는 다른 수단은 디바이스, 즉 디바이스의 중간-폭(디바이스의 모서리 또는 엣지의 대향 위치)에서 채널 도우핑 레벨에 대한 기준을 포함한다. 본 발명에서는 렛지로 주입되는 도펀트 원자의 농도는 피트 채널 도우핑 농도의 약 2 내지 약 4배이어야 한다. 피크 채널 도우핑 농도가 cc당 2×1017원자라면, 렛지에서의 도펀트 원자 농도는 cc당 약 4×1017원자 내지 cc당 약 8×1017원자이어야 한다. 보다 특정의 도펀트 농도는 후술하는 바와 같이 디바이스에 대한 시뮬레이트된 전류 출력 특성을 관찰하므로써 결정될 수 있다.
제2도에서 도펀트 이온이 주입된 일반 영역은 점묘에 의해 도시되어 있다. 도면으로부터 알 수 있듯이 렛지내로 도펀트가 주입된 결과로 트렌치 하부(24)로 도펀트의 일부가 주입된다. 디바이스 중에서도 특히 STI의 경우에 그 절연 특성을 향상시키므로 트렌치 하부로의 주입은 바람직하다.
이온 주입의 깊이는 부분적으로 이온 주입기에 대한 에너지 설정에 의존한다. 일례로서 엣지 전도를 억제하기 위해 단일 전하의 붕소 이온(B+)의 주입시 에너지 레벨은 보터 약 10KeV 내지 약 50 KeV 범위에 있다. 다른 도펀트에 대한 적절한 에너지 레벨은 별 노력 없이 이 분야의 기술자들에 의해 결정될 수 있다. 렛지 측면에서 그 깊이는 엣지 전도를 거의 제거할 정도로 충분해야 한다. 이 깊이를 넘는, 즉 트렌치의 측벽 내로의 이온 침투는엣지 전도를 충분히 억제할 수 없을 뿐만 아니라 기판 감도와 접합 정전 용량을 증가시킬 수 있다. 도펀트 침투에 대한 통상의 깊이 범위는 기판 내로 약 50 옹스트롬 내지 약 1,500 옹스트롬의 범위에 있다. 양호하게는 이 범위는 약 100 옹스트롬 내지 약 500 옹스트롬이다. 트렌치 하부(24)로의 도펀트 침투는 동일 범위에서 일어난다.
상술한 바와 같이 트렌치 측벽(26A, 26B)은 가능한한 적은 농도의 도펀트 원자를 포함하는 것이 중요하다. 본 발명의 사용(즉, 기판 렛지로의 수직 주입을 포함함)으로 인해 트렌치의 측벽 내로 주입된 도펀트 원자의 농도가 렛지 내로 주입된 도펀트 원자의 피크 농도의 약 30% 미만이 된다. 양호한 실시예에서는 측벽 내로 주입된 도펀트 원자의 농도가 렛지 내로 주입된 도펀트 원자 농도의 약 10% 미만이다.
도펀트가 본 발명에 따라 주입된 후 표준 CMOS 트렌치 절연 공정(여기에 도시 되지 않음)이 디바이스의 제조를 완성시키기 위해 사용될 수 있다. 통상 트렌치는 CVD 산화물[테트라에톡시 실란(TEOS: tetraethoxy silane)으로 형성될 수 있는]등의 절연체로 충전된후 평탄화된다. 다음에, 스택 구조와 패드 산화물(존재하면)이 제거되어 게이트 산화물 영역이 성장(또는 증착) 및 형성될 수 있다. 그후, 게이트 전도체가 형성되고 소스/드레인 영역이 주입된다. 다음에, 배선의 후부(back-end-of-the-line-writing)가 적정 위치에 배치될 수 있다. 공지된 다른 단계, 예를 들어 절연층의 피착, 비어홀의 형성 등도 필요하다면 수행될 수 있다.
트렌치 절연 기술은 예를 들어 Davari 등의 상술한 논문과 다음의 참조 문헌에 개시되어 있다: T. Miura et al, 1988 Symposium on VLSI Technology, IEEE ct. No. 88 CH-2597-3, pp. 19-20: IBM Technical Disclosure Bulletin, Vol. 29 No. 6, November 1986, pp. 12760-2761. 또, FET의 제조 기술은 상술한 Millman 및 Sze의 텍스트 같은 여러 자료에 설명되어 있다. CMOS 디바이스도 상술한 Chen의 특정허와 같은 기술을 통해 설명되어 있다.
본 발명의 다른 측면은 향상된 트렌치 절연형 FET 디바이스의 형성에 유용한 보호 구조에 대한 것이라는 것이 상술한 설명으로부터 명백하다. 보호 구조는 다음을 구성요소로 한다:
a) 기판의 수평 상면으로 연장되는 슬롯을 구비하는 스택 구조에 의해 덮여 있는 산화물 피복의 실리콘 기판;
b) 상기 기판으로 연장되고 상기 슬롯과 자기 정합되며 트렌치 하부 및 수직 트렌치 측벽을 구비하는 적어도 하나의 절연형 트렌치;
c) 상기 스택 구조에 의해 덮이지 않은 산화물 피복의 기판의 상면에 의해 형성되며, 상기 트렌치로부터 가장 먼 스택 구조의 수직 엣지로부터 상기 트렌치의 상부 립(upper lip)까지 연장되는 수평 렛지; 및
d) cc당 약 5×1016내지 약 5×1018도펀트 원자의 농도로 상기 렛지에 주입되는 도펀트.
양호한 실시예에서 렛지 내로 주입된 도펀트 원자의 농도는 피크 채널 도우핑 농도의 약 2 내지 약 4배이다. 그리고, 트렌치의 측벽 내로 주입된 도펀트 원자의 농도는 렛지 농도의 30% 미만이다. 또, 스택 구조는 상술한 방식으로 형성될 수 있다.
보호 구조는 상술한 바와 같은 향상된 FET를 형성하는데 매우 유용하다. 이러한 디바이스는 준-중간 절연 특징으로 용이하게 형성되므로써 보다 나은 소스-드레인 상호 접속 영역을 허용하게 된다. 이러한 구조와 통합되는 트렌치 절연형 FET 본 발명의 다른 측면을 이룬다.
제3도는 본 발명에 따라 형성되지 않은 FET 디바이스에 대한 통상의 출력 특성을 나타낸다. 제4도는 본 발명의 기술에 따른 디바이스와 유사한 형태의 디바이스에 대한 통상의 출력 특성을 나타낸다. 각 디바이스에 대한 전류/게이트 대소스(G/S) 전압 특성은 1000 옹스트롬의 게이트 랩-어라운드(wrap-around)를 갖는 디바이스의 3-D FIEDAY 모델을 사용하므로써 시뮬레이트되어 얻어진다. 이러한 시뮬레이션 기술은 예를 들어 다음 자료에 개시되어 있다; E. Buturla et al A New Three-Dimensional Device Simulation Formulation, NASCODE VI: Proc. Sixth Inter. Conf. Numerical Analysis of Semiconductor Divices and Integrated Circuits, J.J. H. Miller, Ed., Dublin: Boole Pres Ltd., 1989, p. 291 t seq.
각 시뮬레이션에서 다수의 곡선은 여러 가지 디바이스의 폭을 표시하며 다음 파라미터들이 유지된다.
Leff(디바이스의 효율적인 채널 길이)=0.25 미크론.
VDS(드레인-소스 전압)=3.6 볼트.
VSX(소스-기판 전압)=0.0 볼트.
T(실리콘 기판의 온도)=85℃.
제3도를 참조하면, 곡선에서의 킹크(kink)는 게이트 대 소스 전압의 약 0.6V 내지 약 1V의 범위에 있으며 디바이스의 폭에 걸쳐 약 400mV의 임계 전압(Vt)의 변동을 나타낸다. 때때로 델타 Vt로 표현되는 이 변동은 심각한 엣지 전도의 표시자이다(이상적으로 델타 Vt는 가능한한 영에 근접해야 한다). 이미 설명한 바와 같이 엣지 전도는 소스 전류가 G/S 전압의 증가로 급격히 증가할 경우에만 잘 동작하는 저-전력, 저누설 디바이스에서는 심각한 문제이다. 킹크를 제거하기 위한, 즉 도펀트를 전 디바이스 내로 더 주입하므로써 엣지 전도를 감소시키기 위한 시도는 다소 효과를 볼 수 있지만 아울러 디바이스를 훨씬 더 느리게 만든다.
상술한 바와 같이 제4도는 본 발명의 방법에 따른 디바이스의 출력 특성을 나타낸다. 엣지 전도가 거의 완전히 억제된 것으로 보아 킹크가 제거되는 것이 분명하다. 델타 Vt는 기판 감도 또는 접합 정전 용량의 증가 없이 약 25mV로 감소되었다.
본 발명의 방법에 따른 디바이스의 오프-전류는 엣지 전도의 억제로 인해 상당히 감소(통상 2자리 크리 만큼)된다. 이로써 여전히 오프-전류의 목적을 성취하면서 채널 도우핑을 감소시키게 된다. 제4도에 도시된 출력 특성을 가지면 본 발명의 방법에 따른 이에서 채널 도우핑은 1㎛의 디바이스 폭(W)에서의 오프-전류가 강한 엣지 전도를 보이는 디바이스(제3도)의 오프-전류와 동일하게 되도록 감소되었다. 이로 인해 보다 큰 온-전류를 실현하게 되었다. 제4도로부터 알수있듯이 전 소스 전류에 대한 엣지 전도의 기여가 무시할 수 있는 저온이므로 소스 전류는 디바이스 폭(W)에 거의 비례한다.
본 발명의 다른 수정 및 변형이 상술한 설명을 토대로 가능하다. 따라서, 후술되는 특허 청구의 범위에 규정된 본 발명의 범위에 속하는 변경들이 보여진 특정 실시예에서 이루어질 수 있음을 이해해야 한다.
상술한 모든 특허, 논문 및 텍스트는 참조로서 여기에 통합된다.

Claims (22)

  1. 트렌치 절연형 FETR 디바이스의 준임계치 누설 특성(subthreshold leakage characteristics)을 향상시키는 누설 특성 향상 방법에 있어서, a) 산화물로 덮인 실리콘 기판 상에 배치된 스택 구조 내에 존재하며 상기 산화물의 표면에서 종료하는 수직 슬롯을 형성하는 단계; b) 스페이서를 상기 슬롯의 측벽 상에 형성하는 단계; c) 상기 슬롯과 자기 정합되면 트렌치 하부와 수직 트렌치 측벽들을 갖는 트렌치로서, 그 폭이 상기 스페이서의 기부 사이의 거리와 거의 동일한 트렌치 기판에서 에칭하는 단계; d) 상기 산화물로 덮인 기판의 노출면 상에 있으며 상기 트렌치에 인접한 수평 렛지(horizonyal ledge)를 덮지 않도록 스페이서를 제거하는 단계; 및 e) 도펀트를 상기 렛지로 수직 주입하는 단계를 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  2. 제1항에 있어서, 상기 단계(b)는 상기 산화물로 덮인 기판과 스택 구조의 전 노출 표면 상에 스페이서 재료로 된 층을 도포한 후 상기 스페이서 층의 전 수평-배치 영역을 에칭하므로써 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  3. 제2항에 있어서, 전 수평-배치 표면을 에칭하는 상기 단계는 상기 기판 상에 하향으로 지향성 반응 이온 빔을 가함으로써 수행되는 것을 특징으로 하는 누설 특성 향상 방법.
  4. 제2항에 있어서, 상기 스페이서 재료는 플라즈마 CVD 산화물 또는 플리머 재료인 것을 특징으로 하는 누설 특성 향상 방법.
  5. 제1항에 있어서, 상기 단계(c)는 반응 이온 에칭(RIE)에 의해 수행되는 것을 특징으로 하는 누설특성 향상 방법.
  6. 제1항에 있어서, 상기 단계(d)에서는 스페이서의 제거 단계는 등방성 에칭에 의해 수행되는 것을 특징으로 하는 누설특성 향상 방법.
  7. 제1항에 있어서, 상기 렛지의 길이는 약 100 옹스트롬 내지 약 2000 옹스트롬의 범위에 있는 것을 특징으로 하는 누설 특성 향상 방법.
  8. 제7항에 있어서, 상기 렛지의 길이는 약 100 옹스트롬 내지 약 1500 옹스트롬의 범위에 있는 것을 특징으로 하는 누설특성 향상 방법.
  9. 제1항에 있어서, 상기 스택구조는 질화물 층을 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  10. 제1항에 있어서, 상기 스택구조는 연속해서 피착되는 층들인 (i) 질화물 층, (ii) 플리머 층, 및 (iii) 플라즈마-피착 산화물 층 또는 질화물 층을 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  11. 제1항에 있어서, 상기 FET 디바이스는 n-채널 타입에 속하며 상기 단계(e)에서 주입된 도펀트는 붕소인 것을 특징으로 하는 누설 특성 향상 방법.
  12. 제1항에 있어서, 상기 FET 디바이스는 p-채널 타입에 속하며 상기 단계(e)에서 주입된 도펀트는 비소 또는 인인 것을 특징으로 하는 누설 특성 향상 방법.
  13. 제1항에 있어서, 상기 렛지 내로 주입된 도펀트 원자의 농도는 cc당 약 5×1016원자 내지 cc당 약 5×1018원자의 범위에 있는 것을 특징으로 하는 누설 특성 향상 방법.
  14. 제1항에 있어서, 상기 렛지 내로 주입된 도펀트 원자의 농도는 피크 채널 도우핑 농도의 약 2내지 4배인 것을 특징으로 하는 누설 특성 향상 방법.
  15. 제1항에 있어서, 상기 트렌치의 측벽에 주입된 도펀트 원자의 농도는 상기 렛지에 주입된 도펀트 원자의 농도는 약 30% 미만인 것을 특징으로 하는 누설 특성 향상 방법.
  16. 제15항에 있어서, 상기 트렌치의 측벽에 주입된 도펀트 원자의 농도는 상기 렛지에 주입된 도펀트 원자의 농도는 약 10% 미만인 것을 특징으로 하는 누설 특성 향상 방법.
  17. 제1항에 있어서, 상기 트렌치는 얕은 트렌치인 것을 특징으로 하는 누설 특성 향상 방법.
  18. 트렌치 절연형 FET 디바이스의 준임계치 누설 특성을 향상시키는 누설 특성 향상방법에 있어서, 기판의 표면상에 존재하며 상기 기판의 트렌치에 인접한 수평 렛지를 형성한 후 상기 디바이스의 엣지 전도를 억제하기에 충분한 양만큼 도펀트를 상기 렛지에 수직 주입하는 단계를 포함하는 것을 특징으로 하는 누설 특성 향상 방법.
  19. 향상된 트렌치 절연형 FET 디바이스의 형성에 유용한 보호 구조(guard structure)에 있어서, a) 기판의 수평 상면으로 연장되는 슬롯을 구비하는 스택 구조에 의해 덮여 있는 산화물 피복의 실리콘 기판; b) 상기 기판으로 연장되고 상기 슬롯과 자기 정합되면 트렌치 하부 및 수직 트렌치 측벽을 구비하는 적어도 하나의 절연형 트렌치; c) 상기 스택 구조에 의해 덮이지 않은 산화물 피복의 기판의 상면에 의해 형성되며, 상기 트렌치로부터 가장 먼 스택 구조의 수직 엣지로부터 상기 트렌치의 상부 립(upper lip)까지 연장되는 수평 렛지; 및 d) cc당 약 5×1016내지 약 5×1018도펀트 원자의 농도로 상기 렛지에 주입되는 도펀트를 포함하며, 상기 트렌치의 측벽에 주입된 도펀트 원자의 상기 농도는 상기 렛지에 주입된 도펀트 원자의 농도의 약 30% 미만인 것을 특징으로 하는 보호 구조.
  20. 제19항에 있어서, 상기 스택 구조는 질화물 층을 포함하는것을 특징으로 하는 보호 구조.
  21. 제19항에 있어서, 상기 스택 구조는 연속해서 피착되는 충돌인 질화물 층과 산화물 층을 포함하는 것을 특징으로 하는 보호 구조.
  22. 보호 구조를 포함하는 FET 디바이스에 있어서, 상기 보호 구조는, a) 기판의 수평 상면으로 연장되는 슬롯을 구비하는 스택 구조에 덮여 있는 산화물 피복의 실리콘 기판; b) 상기 기판으로 연장되고 상기 슬롯과 자기 정합되면 트렌치 하부 및 수직 트렌치 측벽을 구비하는 적어도 하나의 절연형 트렌치; c) 상기 스택 구조에 의해 덮이지 않은 산화물 피복의 기판의 상면에 의해 형성되며, 상기 트렌치로부터 가장 먼 스택 고주의 수직 엣지로부터 상기 트렌치의 상부 립까지 연장되는 수평 렛지; 및 d) cc당 약 5×1016내지 약 5×1018도펀트 원자의 농도로 상기 렛지에 주입되는 도펀트를 포함하며, 상기 트렌치의 측벽에 주입된 도펀트 원자의 상기 농도는 상기 렛지에 주입된 도펀트 원자의 농도의 약 30% 미만인 것을 특징으로 하는 FET 디바이스.
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