[go: up one dir, main page]

KR0157300B1 - 액정표시장치의 제조방법 - Google Patents

액정표시장치의 제조방법

Info

Publication number
KR0157300B1
KR0157300B1 KR1019890003178A KR890003178A KR0157300B1 KR 0157300 B1 KR0157300 B1 KR 0157300B1 KR 1019890003178 A KR1019890003178 A KR 1019890003178A KR 890003178 A KR890003178 A KR 890003178A KR 0157300 B1 KR0157300 B1 KR 0157300B1
Authority
KR
South Korea
Prior art keywords
liquid crystal
pixel
electrode
layer
pixel electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
KR1019890003178A
Other languages
English (en)
Other versions
KR890015050A (ko
Inventor
료오지 오리쯔끼
마사네루 와꾸이
히로후미 스즈끼
Original Assignee
미따 가쯔시게
가부시기가이샤 히다찌세이사구쇼
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 미따 가쯔시게, 가부시기가이샤 히다찌세이사구쇼 filed Critical 미따 가쯔시게
Publication of KR890015050A publication Critical patent/KR890015050A/ko
Application granted granted Critical
Publication of KR0157300B1 publication Critical patent/KR0157300B1/ko
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0231—Manufacture or treatment of multiple TFTs using masks, e.g. half-tone masks
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/1368—Active matrix addressed cells in which the switching element is a three-electrode device
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0316—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral bottom-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6732—Bottom-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6739—Conductor-insulator-semiconductor electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6746—Amorphous silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/40—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs
    • H10D86/60—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates characterised by multiple TFTs wherein the TFTs are in active matrices
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
    • G02F1/133509—Filters, e.g. light shielding masks
    • G02F1/133512—Light shielding layers, e.g. black matrix
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/1333—Constructional arrangements; Manufacturing methods
    • G02F1/1343—Electrodes
    • G02F1/134309—Electrodes characterised by their geometrical arrangement
    • G02F1/134345—Subdivided pixels, e.g. for grey scale or redundancy
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode

Landscapes

  • Physics & Mathematics (AREA)
  • Nonlinear Science (AREA)
  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Mathematical Physics (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • General Physics & Mathematics (AREA)
  • Optics & Photonics (AREA)
  • Liquid Crystal (AREA)
  • Thin Film Transistor (AREA)

Abstract

내용없음

Description

액정표시장치의 제조방법
제1도는 본 발명의 제1실시예에 의한 액티브매트릭스방식의 컬러액정표시장치의 1화소의 주요부분을 도시한 평면도.
제2도(a)는 상기 제1도의 선(2A-2A)을 따라서 취한 부분과 시일부의 주변부를 도시한 단면도.
제2도(b)와 제2도(c)는 제1도의 선(2B-2B)과 선(2C-2C)을 따라서 각각 취한 부분을 도시한 단면도.
제3도는 상기 제1도에 도시한 화소를 복수배치한 액정표시부의 주요부를 도시한 평면도.
제4도는 상기 제3도에 도시한 화소와 컬러필터를 중첩한 상태에서의 주요부를 도시한 평면도.
제5도는 제1도 내지 제4도에 도시한 액정표시의 등가회로도.
제5도는 제1도에 도시한 장치의 제조방법을 도시한 도면.
제7도는 본 발명의 제2실시예에 의한 액티브매트릭스방식의 컬러액정표시장치의 1화소의 주요부를 도시한 평면도.
제8도(a)와 제8도(b)는 각각 제7도의 선(8A-8A)과 선(8B-8B)을 따라서 취한 단면도.
제9도는 상기 제7도에 도시한 화소를 복수배치한 액정표시의 주요부를 도시한 평면도.
제10도는 상기 제9도에 도시한 화소와 컬러필터를 중첩한 상태에서의 주요부를 도시한 평면도.
제11도는 상기 제7도에 도시한 화소의 등가회로도.
제12도는 직류상쇄방식(direct cancel system)에 의한 주사신호선에 인가된 구동전압을 표시한 타임차트.
제13도와 제14도는 각각 본 발명의 제2실시예에 의한 액티브매트릭스방식의 컬러액정표시장치의 주요부를 도시한 등가회로도.
제15도는 제7도에 도시한 장치의 제조방법을 설명하기 위한 도면.
제16도는 본 발명의 제2실시예에 의한 액정표시장치를 도시한 평면도.
* 도면의 주요부분에 대한 부호의 설명
SUB : 투명유리기판 GL : 주사신호선
DL : 영상신호선 GI : 절연막
GT : 게이트전극 AS : i형 반도체층
SD : 소스전극 또는 드레인전극 PIX : 화소전극
PSV : 보호막 LS : 차광막
LG : 액정 TFT : 박막트랜지스터
COM : 투명화소공통전극 g,d : 도전막
Cadd : 유지용량소자 Cgs : 중첩용량
Cpix : 액정용량
본 발명은, 박막형성방법이나 액티브매트릭TM 표시장치, 특히 박막트랜지스터(TFT)와 화소전극을 화소의 일구성요소로 하는 액티브매트릭스방식의 액정표시장치에 유용하게 적용하는 기술에 관한 것이다.
액티브매트릭스방식의 액정표시장치는, 매트릭스형상으로 복수의 화소가 배치된 액정표시부를 가지고 있다. 액정표시부의 각 화소는, 2개의 인접하는 주사신호선(게이트신호선)과 2개의 인접하는 여상신호선(드레인신호선)과의 교차영역내에 배치되어 있다. 주사신호선은, 행방향(수평방향)으로 연재하고 열방향으로 복수개 배치되어 있다. 영상신호선은, 주사신호선과 교차하는 열방향(수직방향)으로 연재하고, 행방향으로 복수개 배치되어 있다.
간략하게 설명하면, 상기 화소는, 액정과, 이 액정을 개재시켜서 배치된 투명화소전극 및 공통투명화소전극과, 박막트랜지스터(TFT)로 구성되어 있다. 투명화소전극, 박막트랜지스터의 각각은, 화소마다 배치되어 있다. 투명화소전극은, 박막트랜지스터의 한쪽의 전극(편의상 소스전극으로 칭함)에 접속되어 있다. 박막트랜지스터의 다른쪽의 전극(드레인전극으로 칭함)은 상기 영상신호선에 접속되고, 게이트전극은 상기 주사신호선에 접속되어 있다.
본 발명이 해결할려고 하는 과제로서는,
① 최근 상품화되고 있는 액티브매트릭스방식의 액정텔레비젼패널은, TFT 기판쪽의 제조공정수(사진처리용 마스크의 매수로 표시하면 7∼12매)가 많고, 일련의 제조공정이 제조코스트전체에 차지하는 비율이 크다. 또, 각각의 다른 레벨은 사진처리되는 일이 많고, 마스크정렬의 여유를 갖기 위하여 개구율, 즉 밝기가 희생되기 쉽다.
② 또, 액티브매트릭스방식은 주사신호의 정전결합에 의해 액정에 직류성분이 인가되기 쉽고, 이 직류성분의 저감이 액정수명을 길어지게 하거나, 얼룩표시를 방지하는데 있어서의 열쇠가 된다.
③ 통상, 패널앞면으로부터의 입사광에 대해서는 TFT의 위쪽에 배치한 차광막으로 불필요한 입사광을 차단하고, 백라이트(back light)광에 대해서는 불투명한 게이트전극으로 불필요한 광을 차단하는 구성이 채용되고 있다. 본 발명자들은 여러 가지의 실험을 행한 결과, 통상의 게이트전극의 크기로는 차광효과가 충분하지 않는 것을 알았다. 특히, 높은 광원을 사용하는 투사형의 디스플레이장치에서는 그 경향이 크다.
광이 박막트랜지스터와 비정질 반도체층에 입사되면 전자, 정공의 쌍이 발생하고, 트랜지스터의 오프특성을 저하하기 때문에, 이 부분에 가능하면 광이 입사되지 않도록 연구할 필요가 있다. 표시용의 광으로서는, 액정표시패널의 앞면(겉면)으로부터 입사하는 자연광(혹은 실내의 전등광)과, 패널의 이면으로부터 입사하는 형광등 등의 백라이트광의 2종류가 있다.
④ 상기한 액정표시장치는, 액정표시부의 대형화와 더불어, 화소사이즈가 커지는 경향이 있다. 예를들면, 종래 액정표시부의 화소사이즈는, 0.2×0.2[mm2]였으나, 본 발명자는 0.32×0.32[mm2)의 화소사이즈의 액정표시장치를 개발하고 있다.
이런 종류의 액정표시장치에 있어서는, 제조공정중에, 액정표시부에 먼지 등의 이물이 혼입하거나, 사진평판기술에서 사용된느 마스크에 이물이 부착하거나 한다. 이물이 박막트랜지스터의 소스전극(또는 투명화소전극)과 드레인전극과의 사이에 혼입하거나 존재하거나 하면, 양자간이 단락하고 단락된 화소가 불량하게 되는 소위 점결함을 발생한다. 또, 상기 이물이 박막트랜지스터의 소스전극(투명화소전극)과 게이트전극과의 사이에 혼입하거나 존재하거나 하면, 상기한 바와 마찬가지로, 점의 결함을 발생한다. 이 때문에, 본 발명자는 각 화소사이즈가 커짐에 따라서 이와 같은 액정표시장치의 점의 결함(화소의 손실)이 육안으로 관찰되기 쉽다고 하는 문제점을 발견하였다.
또한, 게이트전극의 크기를 반도체층보다 크게하는 일은 일본국 특개소 60-17962호 공보에 의해서 공지되어 있다. 그러나, 게이트전극만을 크게하는 것만으로는, 게이트와 소스사이의 기생용량이 증가하고, 주사신호에 의해 액정에 인가되는 직류성분이 크게되어, 총합적으로는 이 결점이 너무커서 실용화하기가 어렵다.
본 발명의 목적은 저가격으로 제조할 수 있는 액정표시장치를 제조하는데 있다.
본 발명의 다른 목적은 밝기가 높은 액정표시장치를 제공하는데 있다.
본 발명의 다른 목적은 수명이 긴 액정표시장치를 제공하는데 있다.
본 발명의 다른 목적은, TFT에 입사하는 입사광에 기인하는 TFT의 오프특성의 열화가 낮은 액정표시장치를 제공하는데 있다.
본 발명의 다른 목적은, TFT의 오프특성을 개선하는 동시에 액정에 가산되는 직류성분을 억제할 수 있는 액정표시장치를 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 액정표시부의 화소가 불량으로 되는 점의 결함을 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 액정표시부의 점의 결함을 관찰하기 어렵게 하는 것을 가능하게 하는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 액정표시부의 화소가 불량으로 되는 점의 결함을 저감하는 동시에, 액정표시부의 흑색얼룩을 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 간단한 구성으로 상기 흑색얼룩을 저감 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 액정표시부의 화소가 불량으로 되는 점의 결함을 저감하는 동시에, 액정표시부의 흑색얼룩을 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 간단한 구성으로 상기 흑색얼룩을 저감 가능한 기술을 제공하는데 있다.
본 발명의 다른 목적은, 액정표시장치에 있어서, 액정표시부의 액정에 인가되는 직류성분을 저감하고, 상기 흑색얼룩이 저감할 수 있는 기술을 제공하는데 있다.
본 발명의 상기 및 기타의 목적과 신규한 특징은, 본 명세서의 설명 및 첨부도면에 의해서 명백하게 될 것이다.
본 발명은, 상기한 목적을 달성하기 위하여, 기본적으로 서로 인접하는 주사신호선과 이들 주사신호선과 절연되어 대략 직교해서 서로 인접하는 영상신호선이 투명절연기판의 액정측의 면에 형성되고, 이들 각각의 신호선으로 둘러싸인 영역내에, 상기 인접하는 주사신호선 중의 한쪽의 주사신호선에 주사신호가 공급됨으로써 온(ON)하는 박막트랜지스터와, 상기 온(ON)된 박막트랜지스터를 통해서 상기 영상신호선 중의 한쪽의 영상신호선에 공급된 영상신호가 인가되는 투명한 화소전극과, 이 화소전극과 상기 인접하는 주사신호선 중의 다른쪽의 주사신호선과의 사이에 형성된 부가용량소자를 구비하는 액정표시장치의 제조방법으로서, 투명성을 가진 제1도전층 및 상기 제1도전층의 상면에 해당 제1도전층과 상이한 재료로 이루어진 제2도전층을 상기 투명절연기판의 액정측의 면에, 순차적으로 형성하는 공정과, 제1마스크를 사용하여, 상기 제2도전층과 제1도전층을 선택에칭함으로써, 상기 주사신호선, 게이트전극, 화소전극의 각각의 패턴을 형성하는 공정과, 상기 주사신호선, 게이트전극 및 화소전극의 각각의 패턴이 형성된 상기 투명절연기판의 액정측의 면에의, 절연막 및 상기 절연막의 상면에의 반도체층을 순차적으로 형성하는 공정과, 제2마스크를 사용하여, 상기 반도체층과 절연막을 순차적으로 선택에칭함으로써, 상기 화소전극만을 노출시키는 구멍 뚫기를 행하는 공정과, 제3마스크를 사용하여, 상기 반도체층을 선택에칭함으로써, 적어도 상기 부가용량소자의 형성영역에서 제거하고, 상기 박막트랜지스터의 형성영역부에 잔존시키는 공정과, 제3반도체층을 형성하고, 제4마스크를 사용하여 상기 제3반도체층을 선택에칭함으로써, 상기 영상신호선, 상기 영상신호선과의 접속이 도모되는 상기 박막트랜지스터의 한쪽의 전극, 상기 화소전극과의 접속이 도모되는 상기 박막트랜지스터의 다른쪽의 전극 및 상기 절연막만을 통해서 주사신호선과 중첩되고 또한 상기 화소전극과의 접속이 도모되는 상기 부가용량소자의 한쪽의 전극의 각각의 패턴을 형성하는 공정과, 상기 절연막을 마스크로 하고, 상기 마스크로부터 노출되어 있는 화소전극패턴의 상층의 제2층을 에칭하는 공정으로 이루어진 것을 특징으로 하는 액정표시장치의 제조방법을 제공한다.
이와 같이해서 제조되는 액정표시장치는, 부가용량소자가 절연막만(반도체층과의 적층체로 되어 있지 않음)을 유전체막으로 하는 구성으로 되어 있으므로, 작은 면적(space)으로 구성됨에도 불구하고 큰 용량을 얻을 수가 있다.
또, 부가용량소자의 유전체막에 반도체층이 들어가면 용량소자의 정전용량이 정(+)과 부(-)에 의해 서로 상이하여 불편이 발생하지만, 본 발명에 의하면 그와 같은 불편을 발생하지 않는다.
그리고, 최초에 제1도전층(투명)과 제2도전층의 순차적인 적층체에 의해 각각의 패턴으로 형성해 두고, 그 후 상기 절연막을 마스크로서 화소전극의 상층에 형성되어 있는 제2도전막을 제거함으로써, 재료 및 패턴의 각각 다른 주사신호선과 화소전극을 1회의 마스크공정에 의해서 형성되도록 하고 있다.
광의 투과성을 양호하게 하기 위하여, 상기 절연막은 화소전극만을 노출시키는 구멍뚫기가 미리 이루어져 있고, 이와 같은 상태로 상기 화소전극의 상층의 제2도전막의 에칭을 위한 마스크로서 기능할 수 있기 때문이다.
이 경우, 상기 절연막의 상술한 구멍뚫기는, 해당 절연막의 상면에 반도체층이 형성되어 있는 상태로 이루어지고, 동일한 마스크를 사용해서 반도체층, 절연막의 순서로 구멍뚫기를 행하고 있다.
그리고, 또한, 상기 반도체층을 적어도 상기 부가용량소자의 형성영역부에서 제거하고, 상기 박막트랜지스터의 형성영역부에 잔존시키도록 해서 선택에칭하도록 되어 있다.
이와 같은 공정을 거침으로서, 상기 박막트랜지스터의 형성영역부에 잔존된 반도체층은, 반드시 절연막의 상면에 형성되게 되고, 착오가 있더라도, 당해 절연막의 개구부에 이르기까지(초과해서) 형성되는 일은 없어진다.
이것은, 예를들면 반도체층 및 절연막의 순차적인 구멍뚫기에 있어서, 마스크의 어긋남을 원인으로, 박막트랜지스터의 게이트의 전극의 일부가 해당 개구부로부터 노출되어 버렸다고 하더라도, 상기 반도체층이 상기 게이트전극과 전기적 접속은 전혀 이루어지고 있지 않다는 것을 의미한다.
또 마찬가지로, 반도체층이 상기 반도체층에 접근되어서 형성되는 화소전극(이 경우, 상층에 제2도전층이 형성된 적층구조로 되어 있다.)과의 전기적 접속은 전혀 이루어지지 않은 것을 보증할 수 있다.
이 경우, 화소영역을 노출시키는 개구부의 영역에 있어서, 반도체층에 관하여 2회의 에칭이 이루어진 것이 된다. 이것은, 예를 들면, 1회의 에칭으로 잔존된 반도체층이 해당 반도체층과 화소전극과의 사이에 잔존하여, 그들의 사이에 전기적 접속이 이루어지는 경우가 있는 폐해를 상기 2회의 에칭으로 회피할 수 있는 것을 의미한다.
이하, 본 발명의 구성에 대해서, 액티브매트릭스방식의 컬러액정표시장치에 본 발명을 적용한 일실시예에 의거해서 설명한다.
또한, 실시예를 설명하기 위한 모든 도면에 있어서, 동일기능을 가진 것은 동일부호를 부여하고, 그 반복된 설명은 생략한다.
[제1실시예]
제1도는 본 발명의 제2실시예에 의한 액티브매트릭스방식의 컬러액정표시장치의 액정표시부의 1화소와 그 주변을 도시한 평면도이고, 제1도의 선(2A-2A), (2B-2B), (2C-2C)을 따라서 취한 단면을 각각 제2도(a), 제2도(b), 제2도(c)에 도시하고 있다. 또, 제3도에는, 제1도에 도시한 화소를 복수배치한 액정표시부의 주요부의 평면도를 도시한다.
제1도 내지 제3도에 도시한 바와 같이, 액정표시장치는, 하부투명유리기판(SUB1)의 안쪽(액정쪽)의 표면상에, 박막트랜지스터(TFT) 및 투명화소전극(PIX)을 가진 화소로 구성되어 있다. 하부투명유리기판(SUB1)은, 예를들면, 1.1mm 정도의 두께로 구성되어 있다.
각 화소는, 2개의 인접하는 주사신호선(게이트신호선 또는 수평신호선)(GL)과, 2개의 인접하는 영상신호선(드레인신호선 또는 수직신호선)(DL)과의 교차영역내(4개의 신호선으로 둘러싸인 영역내)에 배치되어 있다. 주사신호선(GL)은, 제1도 및 제3도에 도시한 바와 같이, 행방향으로 연재하고, 열방향으로 복수개 배치되어 있다. 영상신호(DL)는, 열방향으로 연재하고, 행방향으로 복수개 배치되어 있다.
박막트랜지스터(TFT)는, 주로 게이트전극(GT), 절연막(GI), i형(진성도전형 결정 불순물이 도핑되어 있지 않는) 비정질 Si반도체층(AS), 1쌍의 소스전극(SD1) 및 드레인전극(SD2)으로 구성되어 있다. 또한, 소스·드레인은 본래 그 사이의 바이어스극성에 의해서 결정되며, 본 표시장치의 회로에서는 그 극성은 동작중에 반전되므로, 소스·드레인은 동작중 교체되는 것으로 이해되어야 한다. 그러나, 이하의 설명에서도, 편의상 한쪽을 소스로 표현하고, 다른쪽을 드레인으로 표현한다.
상기 게이트전극(GT)은, 제1도의 평면도에 도시한 바와 같이(좌측아래 및 우측아래에 도시되어 있다), 주사신호선(GL)으로부터 열방향(제1도에 있어서 위쪽방향)으로 돌출하는 T자 형상으로 구성되어 있다(T자 형상으로 분기되어 있다). 즉, 게이트전극(GT)은, 영상신호선(DL)과 실질적으로 평행하게 연재하도록 구성되어 있다. 게이트전극(GT)은, 박막트랜지스터(TFT)의 형성영역까지 돌출하도록 주사신호선(GL)에 연속해서 형성되어 있다.
소스·드레인전극(SD1),(SD2)은 i형 Si층(AS)에 고농도 N형 Si층(N+)을 통해서 비정류접촉(non-rectifying contact)하고 있으며, 양 전극간을 걸치도록 게이트전극(GT)이 그 아래쪽에 게이트절연막(GI)을 통해서 배치되어 있다.
주사신호선(GL)은 서로 인접하는 2개의 영상신호선(DL) 사이에서 폭이 넓어지도록 형성되어 있으며, 이 넓어진 부분은 콘덴서(Cadd)의 1개의 전극(아래쪽 전극 CL)을 구성한다. 콘덴서(Cadd)의 다른쪽의 전극은 그 위쪽에 위치하고, 소스·드레인전극(SD1),(SD2)과 동일한 레벨층에서 형성된 전극(위쪽전극)(CH)으로 구성된다. 제2도(b)에 도시한 단면구조에서 명백한 바와 같이, 콘덴서(Cadd)는 상기 한 상·하전극(CH),(CL)과 그 사이에 끼워진 절연막(GI)과 i형 Si층(AS)으로 이루어지는 절연체로 구성되어 있다. 상부전극(CH)의 아래쪽에 위치하는 고농도 Si층(N+)은, 콘덴서의 기능상으로는 전극판으로서 작용하고, 여기서 상부전극(CH)과 N+층을 일괄해서 상부전극(CH)으로 칭한다. 상기한 절연체((GI)와 (AS)의 적층체)는 도면의 좌단부분에서 절단되도록 패터닝되어 있으며, 이에 의해서 상부전극(CH)이 화소전극(PIX)에 저항접촉(ohmic contact)할 수 있다. 따라서, 이 콘덴서(Cadd)는, 어떤 주사선(GL)(아래쪽)에 의해서 구동되는 TFT에 접속된 화소전극(PIX)과, 인접하는 주사선(GL)(위쪽)과의 사이에 형성되어 있다. 콘덴서(Cadd)는, 게이트전극(GT)과 소스전극(SD1)과의 사이에 형성되는 기생용량과 주사선(GL)에 인가되는 주사펄스의 변화에 기인되는 정전노이즈를 경감시키거나, TFT가 오프된 후의 영상정보의 기억시간을 길게하는 작용이 있으며, 액정층(LC)과 이것을 사이에 둔 대향전극(PIX),(ITO2)으로 구성되는 액정의 용량에 교류적으로는 실질적으로 병렬로 접속되어, 소위 보조용량으로서 작용한다.
다음에 제2도(a)를 참조해서, 액정표시패널의 전체구조를 설명한다.
박막트랜지스터(TFT) 및 투명화소전극(PIX) 위에는, 보호막(PSV1)이 형성되어 있다. 보호막(PSV1)은, 박막트랜지스터(TFT)를 습기등으로부터 보호하기 위하여 주로 형성되어 있으며, 투명성이 높고 또한 내습성이 양호한 것을 사용한다. 보호막(PSV1)은, 예를들면, 플라즈마 CVD에 의해서 형성한 산화규소막이나 질화규소막으로 형성되어 있으며, 8000Å정도의 막두께로 형성한다.
박막트랜지스터(TFT)는, 게이트전극(GT)에 정(正)바이어스를 인가하면, 소스와 드레인간의 채널저항이 작게되고, 바이어스를 영으로 하면, 채널저항은 크게 되도록 구성되어 있다.
액정(LC)은, 하부투명유리기판(SUB1)과 상부투명유리기판(SUB2)사이의 액정분자의 방향을 설정하는 하부배향막(ORI1) 및 상부배향막(ORI2)의 사이에 밀봉되어 있다.
하부배향막(ORI1)은, 하부투명유리기판(SUB1)쪽의 보호막(PSV1)의 상부에 형성된다.
상부투명유리기판(SUB2)의 안쪽(액정쪽)의 표면에는 컬러필터(FIL), 보호막(PSV2), 공통투명전극(COM)(ITO2) 및 상기 상부배향막(ORI2)이 순차적으로 적층되어서 형성되어 있다.
상기 공통투명전극(COM)은, 하부투명유리기판(SUB1)쪽에 화소마다 형성된 투명화소전극(PIX)에 대향하고, 복수의 화소전극(PIX)에 대해서 공통이 되도록 구성되어 있다. 이 공통투명전극(COM)에는, 공통전압(Vcom)이 인가되도록 구성되어 있다. 공통전압(Vcom)은, 영상신호선(DL)에 인가되는 로우레벨의 구동전압(Vdmin)과 하이레벨의 구동전압(Vdmax)사이의 중간전위이다.
컬러필터(FIL)은, 아크릴수지 등의 수지재료로 형성되는 염색기재에 염료를 착색해서 구성되어 있다. 컬러필터(FIL)는, 화소에 대향하는 위치에 각 화소마다 구성되어 염색구분되어 있다. 즉, 컬러필터(FIL)는, 화소와 마찬가지로, 2개의 인접하는 주사신호선(GL)과 2개의 인접하는 영상신호선(DL)사이의 교차영역내에 구성되어 있다.
컬러필터(FIL)는, 다음과 같이 형성할 수 있다. 먼저, 상부투명유리기판(SUB2)의 표면에 젤라틴과 같은 염색기재를 형성하고, 적색필터가 형성된 영역이외의 염색기재는 사진평판기술에 의하여 제거된다.
이후, 염색기재를 적색염료로 염색하고, 고착처리를 실시하여, 적색필터(R)를 형성하낟. 다음에, 마찬가지 공정을 실시함으로써, 녹색필터(G), 청색필터(B)를 순차 형성한다.
이와 같이, 컬러필터(FIL)의 각각의 색필터를 각 화소와 대향시킨다. 교차영역내에 형성함으로써, 주사신호선(GL), 영상신호선(DL)의 각각이 컬러필터(FIL)의 각각의 색필터사이에 존재하기 때문에, 이들의 존재에 상당하는 여유치수, 즉 각 화소와 컬러필터(FIL)의 각각의 색필터사이의 위치맞추기의 여유치수를 확보(위치맞추기의 마진을 크게함)할 수 있다. 또, 컬러필터(FIL)의 각 색필터를 형성할 때에, 색이 다른 필터간의 위치맞추기의 여유치수를 확보할 수 있다.
보호막(PSV2)은, 상기 컬러필터(FIL)에 함유되어 있는 염료가 액정(LC)에 누설되는 것을 방지하기 위하여 형성되어 있다. 보호막(PSV2)은, 예를들면 아크릴수지, 에폭시수지 등의 투명수지재료에 의해서 형성되어 있다.
이 액정표시장치는, 하부투명유리기판(SUB1)쪽, 상부투명유리기판(SUB2)쪽의 각각의 층을 형성한 다음에, 상하투명유리기판(SUB1) 및 (SUB2)를 중첩하여 양자사이에 액정(LC)을 봉입함으로써 조립된다.
상기 액정표시부의 각 화소는, 제3도에 도시한 바와 같이, 주사신호선(GL)(Yi)이 연재하는 방향과 동일한 행방향으로 복수배치되고, 화소열(Ai),(Ai+1),(Ai+2),…의 각각을 구성하고 있다. 각 화소열 (Ai),(Ai+1),(Ai+2)…의 각각의 화소는, 박막트랜지스터(TFT) 및 투명화소전극(PIX)의 배치위치를 동일하게 구성하고 있다. 즉, (Ai+1),(Ai+3)(도시생략)…의 각각의 화소는, 박막트랜지스터(TFT)의 배치위치를 좌측에 구성하고 있고, 투명화소전극(PIX)의 배치위치를 우측에 구성하고 있다. 화소열(Ai+1),(Ai+3),…의 각각의 행방향의 인접한 화소열(Ai),(Ai+2)…의 각각의 화소는, 화소열(Ai+1),(Ai+3),…의 각각의 화소를 상기 영상신호선(DL)에 대해서 선대칭으로 배치한 화소에 의해서 구성되어 있다. 즉, 화소열(Ai),(Ai+2),…의 각각의 화소는, 박막트랜지스터(TFT)의 배치 위치를 우측에 구성하고 있고, 투명화소전극(PIX)의 배치위치를 좌측에 구성하고 있다. 그리고, 화소열(Ai),(Ai+2),…의 각각의 화소는 화소열(Ai+1),(Ai+3),…의 각각의 화소에 대하여, 행방향으로 화소간격의 1/2만큼 이동시켜서 어긋나게 배치되어 있다. 즉, 화소열(Ai)의 각 화소간격을 1.0(1.0피치)으로 하면, 다음 단계의 화소열(Ai+1)은, 각 화소간격을 1.0으로 하고, 앞단계의 화소열(Ai)에 대해서 행방향으로 0.5화소간격(0.5피치)이 어긋나 있다. 각 화소사이를 열방향으로 연재하는 영상신호선(DL)(Xi)은, 각 화소열(A)간에 있어서, 화소간격의 1/2(0.5피치)만큼 열방향으로 연재하도록 구성되어 있다.
이와 같이, 액정표시부에 있어서, 박막트랜지스터(TFT) 및 투명화소전극(ITO)의 배치위치가 동일화소를 행방향으로 복수배치해서 화소열(A)을 구성하고, 화소열(A)의 다음 단계의 화소열(A)을, 앞단계의 화소열(A)의 화소를 영상신호선(DL)에 대해서 선대칭으로 배치한 화소에 의해서 구성하고, 다음 단계의 화소열을 앞단계의 화소열에 대해서 화소간격의 1/2만큼 이동시켜서 구성함으로써, 제4도(화소와 컬러필터를 중첩한 상태에서 주요부를 도시한 평면도)에서 도시한 바와 같이, 앞단계의 화소열(A)의 호정색 필터가 형성된 화소(예를들면, 화소열(Ai)의 적색필터(R)가 형성된 화소)와 다음 단계의 화소열(A)의 동일한 색필터가 형성된 화소(예를들면, 화소열(Ai+1)의 적색필터(R)가 형성된 화소)를 화소간격의 1.5배(1.5피치)만큼 격리시킬 수 있다. 즉, 앞단계의 화소열(A)의 화소는, 이 화소와 가장 인접한 다음 단계 화소열의 동일한 색필터가 형성된 화소와 항상 화소간격의 1.5배 만큼 격리하도록 구성되어 있으며, 컬러필터(FIL)는 RGB의 3각형 배치구조를 구성할 수 있도록 되어 있다. 컬러필터(FIL)의 RGB의 3각형 배치구조는, 각각의 색의 혼합을 양호하게 할 수 있기 때문에, 컬러화상의 해상도를 향상시킬 수 있다.
또, 영상신호선(DL)은, 각 화소열(A)사이에서, 화소간격의 1/2밖에 행방향으로 연재하지 않으므로, 인접하는 영상신호선(DL)과 교차하지 않게 된다. 따라서, 영상신호선(DL)의 우회를 없애고 다층배선구조를 회피할 수 있다.
이 액정표시부의 구성을 등가회로도 도시하면, 제5도(액정표시부의 등가회로도)에 도시한 바와 같이 된다. 제5도에 도시한(XiG),(Xi+1G),…는, 녹색필터(G)가 형성되는 화소에 접속된 영상신호선(DL)이다. (XiB),(Xi+B),…는 청색필터(B)가 형성되는 화소에 접속된 영상신호선(DL)이다. (Xi+1R),(Xi+2R),…은, 적색필터(R)가 형성되는 화소에 접속된 영상신호선(DL)이다. 이들 영상신호선(DL)은, 영상신호구동회로에서 선택된다. Yi는 상기 제3도 및 제7도에 도시한 화소열(Ai)을 선택하는 주사신호선(GL)이다. 마찬가지로, (Yi+1),(Yi+2),…의 각각은, 화소열(Ai+1),(Ai+2),…의 각각을 선택하는 주사신호선(GL)이다. 이들 주사신호선(GL)은, 수직주사회로에 접속되어 있다.
상기 제2도(a)의 중앙부는 1화소부분의 단면을 표시하고 있으나, 좌측은 투명유리기판(SUB1) 및 (SUB2)의 좌측가장자리부분이고 외부인출배선이 존재하는 부분의 단면을 표시하고 있다. 우측은, 투명유리기판(SUB1) 및 (SUB2)의 우측가장자리부분이고 외부인출배선이 존재하지 않는 부분의 단면을 표시하고 있다.
제2도(a)의 좌측, 우측의 각각에 도시한 시일재(SL)은, 액정(LC)를 밀봉하도록 구성되어 있으며, 액정봉입구(도시생략)를 제외한 투명유리기판(SUB1) 및 (SUB2)의 가장자리 주위전체를 따라서 형성되어 있다. 시일재(SL)는, 예를들면 에폭시수지로 형성되어 있다.
상기 상부투명유리기판(SUB2)쪽의 공통투명전극(COM)은, 적어도 1개소에서 은페이스트재(SIL)에 의해서 하부투명유리기판(SUB1)쪽에 형성된 외부인출배선에 접속되어 있다. 이 외부인출배선은, 투명전극층(ITO1)에서 형성된다.
상기 배향막(ORI1) 및 (ORI2), 투명화소전극(PIX), 공통투명전극(COM)은, 시일재(SL)의 안쪽에 형성된다. 편광판(POL)은, 하부투명유리기판(SUB1), 상부투명유리기판(SUB2)의 각각의 바깥쪽 표면에 형성되어 있다.
다음에 제1도 내지 제4도에 도시한 액정표시패널의 등가회로와 동작에 대하여 제5도를 참조해서 설명한다.
제5도의 오른쪽위의 픽셀을 예로해서 설명하면, 이 픽셀의 화소전극(PIX)은 적색의 필터(R)와 대응해서 형성되어 있으며, i+2번째의 드레인선(D)(Xi+2R)과 i번재의 주사선(G)(Yi)에 의해서 박막트랜지스터(TFT)를 통해서 억세스된다. 화소전극(PIX)은 보호용량(Cadd)에 의해서 인접한 i+1번째의 주사선(Yi+1)에 정전결합된다. 이 보조용량(Cadd)의 화소전극(PIX)에 접속되는 전극과 i+2번째의 적색신호선(Xi+2R) 및 녹색신호선(Xi+2G)(도시생략)사이에는 기생박막트랜지스터(Q1),(Q2)가 형성된다. 이 기생트랜지스터(Q1) 및 (Q2)는 각각 제1도의 왼쪽위와 오른쪽위에 표시되어 있으며, 보조용량의 상부전극(CH)이 양 트랜지스터의 공통소스전극으로 되고, 좌측과 우측의 신호선(DL)이 트랜지스터(Q1),(Q2)의 각 드레인전극으로 되고, 이들 소스·드레인전극을 가로지르는 주사선(GL)이 양 트랜지스터의 공통게이트전극이 된다.
제5도를 다시 참조하면서 본 표시회로의 동작을 설명하면, 예를들면 주사선(Yi)이 액티브로 되어 있을때, i행의 화소전극(PIX)에는 영상신호구동회로로부터 신호전압이 인가되고, 이 전압은 액정의 용량이나 보조용량(Cadd)에 써넣어진다. 이때, 액정의 공통전극 및 i+1번째의 주사선(Yi+1)의 전위는 관련된 소정의 직류전위로 되어 있으며, 바꾸어 말하면 양자 다같이 교류적 접지전위이므로, 보조용량(Cadd)은 액정의 용량에 등가적으로 병렬로 접속된 것으로 된다. 즉, 영상정보의 써넣기후 박막트랜지스터(TFT)가 오프된 다음부터 다음에 온(ON)할 때까지의 기간, 보조용량(Cadd)은 상기 써넣기전압을 유지하는 것을 보조하는 작용이 있다.
또한, 다음에 i+1번째의 주사선(Yi+1)이 액티브로 되었을때, i행의 기생트랜지스터(Q1),(Q2)가 온(ON)되고, 본래 i+1행에 인가되어야 할 영상신호가 이들 기생트랜지스터를 개재해서 i행의 화소전극에도 인가되어 버린다. 따라서, 기생트랜지스터(Q1),(Q2)가 온(ON)되었을 때 화소전극(PIX)에는 잘못된 여분의 영상정보가 써넣어진다. 이 대책으로, 제5도의 회로도에서는 주사의 방향을 아래에서 위로 행하면 된다. 예를들면, i+1번째의 주사선(Yi+1)을 액티브로 하였을 때, i행의 화소전극에는 잘못된 영상신호가 써넣어지나, 다음에 i번째의 주사선(Yi)를 액티브로하므로서, i행의 화소전극은 바로 정확한 정보로 개서되고(고쳐씀), 다음에(Yi-1)(도시생략)의 주사선의 액티브로 된 다음부터, 재차(Yi+1)의 주사선이 액티브로 되기 직전까지, i행의 정확한 정보는 계속 기억·표시도고, 따라서, 1화면의 주사기간 동안을 관찰하면, 상기한 써넣기가 잘못된 기간은 거의 무시할 수 있게 된다. 예를들면 주사선의 수를 600으로 하면, 써넣기가 잘못된 기간은 1/600으로 되어, 시각상 문제가 되지 않는다. 그 주사를 반대(예를들면 제5도에서는 위에서부터 아래)로 하면, 잘못된 정보의 축적시간은 599/600으로 되어 기생효과의 문제가 커진다.
제1도의 왼쪽위의 a의 기호로 표시한 부분에서는, 비정질 Si층(AS) 및 게이트절연막(GI)의 경계선(AS),(GI)(제2마스크윤곽선 #2)가 게이트선(GL)에 중첩되도록 위쪽으로 길게 연장되어 있다. 이 긴 연장부분의 단면을 제2도(c)에 도시한다. 동도면으로부터 알 수 있는 바와 같이, 드레인선(이)과 보조용량(Cadd)의 상부전극(CH)의 거의 중앙이고, 비정질 Si층(AS) 및 게이트절연막(GI)이 분단되어 있다. 이 분단부 주변에는 크롬 등의 불투명한 재료로 이루어지는 게이트전극층(g)이 형성되어 있지 않으므로, 백라이트광 등이 기판(SUB1)쪽으로부터 입사되면 그대로 위쪽으로 광이 누설되고, 만약 이 부분에서 비정질 Si층(AS)이 도면의 좌우에서 연속되어 있었으며, 이 누설광에 의해서 비정질 Si층(AS)에 전자와 정공의 쌍이 발생하고, 상기 누설광에 의해서 비정질 Si층(AS)가 도전성을 나타내고, 드레인선(DL)(XiG)과 콘덴서 상부전극(CH)이 항상 도통하는 염려가 있고, 또는 양자의 사이에 리크전류가 누설될 가능성이 있다.
따라서, 비정질 Si층(AS)의 분단부능 이와 같은 광도전작용을 방지하는 작용이 있어, 차광효과가 있는 게이트선(GL)에 파고들어 갈때까지 연장해 놓는 것이 바람직하다.
마찬가지로, 제1도에 있어서, 오른쪽위의 b, 왼쪽아래의 c 및 d의 잘려들어간 패턴은 각각 콘덴서상부전극(CH)과 데이터선(DL)(XiB)사이의 광도전과, 주사선(Yi)이 액티브로 되었을때의 드레인선(XiG)과 (XiB)사이의 광도전 및 소스전극(SD1)과 I-1행의 콘덴서상부전극(CH)사이의 광도전을 방지한다.
다음에 기판(SUB1)쪽의 보호막(PSV1)(제2도(a)참조)를 형성하기 전까지의 제조방법에 대하여 제6도를 참조하면서 설명한다.
제6도에 있어서, 우측의 (A)∼(M)은 각 제조공정을 도시한 흐름도이고, 좌측의 4개의 단면도는 각각 공정(C),(G),(J) 및 (M)을 완료한 단계의 중앙부분에 대응하는 제2도(a)의 도면이다.
이하, 제6도의 흐름도에 따른 순서로 제조공정을 설명한다.
(A) 세정한 유리기판(SUB1)에 투명도전재인 인듐·주석산화물(ITO,Indium-Tin-Oxide)층을 스퍼터링법에 의해서 약 1,200Å의 두께로 형성한다. 이 층은 화소전극(PIX) 및 패널주변의 외부인출배선으로서 이용된다.
(B) 게이트전극(GT), 주사선(GL), 보조용량(Cadd)의 하부전극(CL)으로 이용하기 위하여, 바람직하게는 차광성이 있는 도전재료로서 크롬이 사용되고, 스퍼터링법에 의해 크롬막(g)이 투명도전재층(ITO)위에 약 1,200Å의 두께로 형성된다.
(C) 크롬(g)위에 포토레지스트가 도포되고, 마스크에 의한 선택노광후에 현상처리가 행하여져서, Cr막 및 ITO막을 소정의 부분의 위에만 포토레지스트(RES1)가 남게 된다. 이 패턴은 제1도의 #1로 도시하고 있는 바와 같이, 화소전극(PIX), 게이트전극(GT), 주사선(GL) 및 콘덴서의 하부전극(CL)에 대응하는 부분에 포토레지스트가 남게된다.
(D) 공정(C)에서 남아 있는 포토레지스트(RES1)를 마스크로해서 Cr막이 에칭액에 의해 선택적으로 제거된다.
(E) 상기 포토레지스트 또는 잔존의 Cr막을 마스크로해서 ITO막이 에칭액에 의해 선택적으로 제거된 후에 포토레지스트도 모두 제거된다.
(F) 패터닝된 Cr막 ITO막이 그위에 형성된 기판(SUB1)을 플라즈마 CVD장치속에 넣고, 환원성 플라즈마분위기속에서 Si3N4막으로 이루어진 절연막(GI)을 약 3,000Å의 두께로 형성한다. 이때, 산화물을 함유한 막 ITO는 Cr막으로 덮혀 있으므로, 그 산화물이 Si3N4의 석출(deposition)에 악영향을 주지 않는다. 계속하여, 기판(SUB1)을 외부에 노출시키는 일없이, 공급가스의 성분을 바꾸어서 도전형 결정불순물이 도핑되지 않은 I형 비정질실리콘층(AS)을 약 2,000Å의 두께로 형성하고, 계속해서 인을 함유한 가스를 공급함으로써 고농도의 N형 비정질실리콘층(N+)를 약 200Å의 두께로 형성한다.
(G) 공정(C)와 마찬가지의 사진처리기술에 의해, 포토레지스트(RES2)를 패터닝한 다음에, 레지스트(RES2)를 제거한다.
(H) 잔류하는 레지스트(RES2)를 마스크해서, 고농도층(N+)과, i형 Si층(AS) 및 시리콘니트라이드층(GI)를 플라즈마처리장치에 의해서 제거한다. 이때에 잔존하는 Si층(AS) 등의 평면형상은 제1도의 #2로 표시하고 있다.
Si층(N+) 및 (AS)는 투과율을 높히기 위하여 화소전극(PIX)을 형성하는 부분보다 약간 큰 부분 및 리이크전류가 누설되지 않도록 하고 싶은 부분(a)∼(d)이 제거된다. 절연막(GI)도 Si층(N+) 및 (AS)와 동일패턴형상으로 제거되나, 소스전극(SD1) 및 콘덴서상부전극(CH)와 화소전극(PIX)의 가장자리부분이 중첩되는 부분에 Si층(AS) 및 절연막(GI)를 제거하는 것은 양자의 전기적 접속을 도모한다고 하는 목적이 있다.
(I) 기판(SUB1) 전체면에 알루미늄막(d)을 스퍼터링방법에 의해 약 5,000Å의 두께로 형성한다.
(J) 사진처리기술에 의해, 레지스터(RES3)를 제1도의 #3으로 도시한 바와 같은 형상으로 현상한다.
(K) 기판(SUB1)을 에칭액에 담그고, 레지스트(RES3)를 마스크로해서 알루미늄막을 제거하고, 소스전극, 드레인전극(SD1) 및 (SD2), 콘덴서상부전극(CH) 및 신호선(DL)을 형성한다. Al막의 에칭액은 ITO막을 용해하기 쉬우나, ITO막은 Cr막으로 덮혀있으므로 그와 같은 문제는 없다.
(L) 전극(SD1),(SD2),(CH)가 남아 있지 않는 부분에서는, 전기저항이 낮은 고농도층(N+)을 필요로 하지 않거나, 오히려 악영향(리이크전류의 원인이 되는)을 주기 때문에, Al막과 동일한 패턴에 의해서 고농도층(N+)을 플라즈마처리에 의해 제거한다. 이 경우, 불필요한 N+층이 완전히 제거되도록 i형 Si층(AS)이 약간 제거될 정도로 플라즈마처리가 실시된다.
(M) 공정(L)에서는 화소전극(PIX)부분에 불투명한 Cr막이 남아 있으므로, 레지스트(RES3) 또는 남아 있는 Al막을 마스크로해서 Cr막을 에칭한다. 이때, 게이트전극(GT), 주사선(GL) 및 콘덴서하부전극(CL)상에는 상기한 제1마스크패턴 #1에 의해서, Si층(AS) 및 절연막(GI)이 잔존하고 있으므로, 필요한 Cr막은 에칭되지 않는다.
본 실시예에 의하면, 게이트전극 및 그 배선콘덴서하부전극 및 그 배선과 화소전극이 동일한 제1마스크패턴 #1에 의해서 구별되지 않고 패터닝되나, 절연층(GI) 등을 패터닝하는 제2마스크패턴 #2와 소스·드레인전극 등을 패터닝하는 제3마스크패턴 #3을 조합함으로써, 화소전극부분을 전용의 마스크패턴을 사용함이 없이 패터닝할수 있다.
[제2실시예]
제7도는 본 발명의 다른 실시예를 도시한 1화소의 평면패턴도이며, 제8도(a) 및 제8도(b)는 각각 제7도의 선(8A-8A)과 선(8B-8B)를 따라서 취한 단면도이다.
본 실시예의 제1실시예와 다른 특징점은 하기와 같다.
(1) 비정질 i형 Si층(AS)만을 패터닝하는 전용마스크패턴 #4를 추가하였다.
(2) Si층(AS)는 박막트랜지스터(TFT1)∼(TFT3) 및 게이트선(GL)과 드레인선(DL)이 교차하는 부분에만 한정해서 형성하였다.
(3) 박막트랜지스터(TFT), 화소전극(PIX) 및 보조용량(Cadd)으로 이루어지는 단위화소(동일한 드레인선(DL) 및 게이트선(GL)에 의해서 구동되는 화소)를 3개로 분할하였다.
(4) 박막트랜지스터(TFT1)∼(TFT3)의 부분에서의 i형 Si층(AS)은 게이트전극(GT)에 의해서 완전히 덮혀지도록(아래쪽에서 볼때)하였다.
다음에 특징점(2)∼(4)의 구체적인 구성 및 효과를 설명한다.
[특징점(2)]
보조용량(Cadd1)∼(Cadd3)은 제8도에 도시한 바와 같이, 상부전극(CH) 및 하부전극(CL)사이의 절연막은 게이트절연층(GI)의 1층만으로 되고(제2도(b)와 비교해서 Si층(N+) 및 AS가 사이에 들어가지 않음), 단위면적당의 용량치를 대폭적으로 증가시킬 수 있다.
게이트전극(GL)과 드레인선(DL)의 교차하는 부분에는 게이트절연막(GI)에 추가해서 Si층(AS)이 개재하므로, 사진처리시의 먼지 등에 기인하는 게이트선, 드레인선간의 단락을 방지할 수 있다. 이 효과는 나중에 제조방법을 설명할때에 명백하게 될 것이다.
[특징점(3)]
표시패널전체의 유효표시면적을 크게할 경우, 화소수를 일정하게 하면, 1화소의 면적도 크게할 필요가 있다. 화소가 크면 그것이 결함일 경우, 육안으로는 백색점 혹은 흑색점으로 되어서 명확하게 판별된다. 제7도에 도시한 바와 같이, 1화소를 복수로 분할하면, 분할된 모두가 결함이 아닌한 결함은 작게보인다. 따라서, 분할되어 있지 않으면 결함수가 만아서 불랴으로 되어 있을 표시패널도, 분할방식에 의하면, 1화소가 전부결함으로 되는 확률이 극히 작아지게 되고, 제조생산율이 향상된다.
분할하는 대상은, 화소전극(PIX)은 물론이거니와, 박막트랜지스터(TFT)의 결함률이 높기 때문에 TFT도 포함된다. TFT 및 PIX를 분할하는데 따라서 보조용량(Cadd)도 분할된다. 본 실시예에서는 분할수를 3으로 하였으나, 1화소당의 분할 수는 육안으로 판별할 수 있는 최소의 크기가 1화소의 면적을 감안해서 결정하면 된다. 화소전극(PIX1)∼(PIX3)의 면적, 트랜지스터(TFT1)∼(TFT3)의 채널폭/채널길이(W/L)이나 보조용량(Cadd1)∼(Cadd3)의 용량치는 거의 동일하게 된다.
분할된 박막트랜지스터(TFT1)∼(TFT3)는 동일주사선(Yi)과 동일신호선(DL)에, 보조용량(Cadd1)∼(Cadd3)의 하부전극(CH)도 동일한 주사선(Yi+1)로 연결되고, 분할에 따른 배선의 추가는 0으로 된다.
트랜지스터(TFT1)∼(TFT3)의 채널영역을 형성하는 비정질 Si층(AS)은 상기 영역에 공통으로 되고, 신호선(DL)에 의해 교차되는 Si층(AS)의 단차수가 감소되고, 연장길이가 저감되어, 단선의 확률이 감소된다.
보조용량(Cadd1)∼(Cadd3)의 부분에는 Si층(AS)이 없으므로, 분할에 의해서 기생트랜지스터가 만들어질 걱정이 없다(제1도에서 (Cadd)를 단순히 3분할하면 Si층(AS)이 존재하므로 기생트랜지스터가 연속적인 3부분사이에 형성된다).
[특징점(4)]
게이트전극(GT)는, 제7도에 도시되어 있는 바와 같이, 반도체층(AS)을 완전히 덮도록(아래쪽에서 볼 때) 그것보다 크게 형성된다. 따라서, 기판(SUB1)의 아래쪽에 형광등 등의 백라이트를 장착하였을 경우, 이 불투명한 Cr게이트전극(GT)이 그늘이 되어서, 반도체층(AS)에는 백라이트광이 입사되지 않고, 상기한 광조사에 의한 도전현상, 즉 TFT의 오프특성열화는 일어나기 어렵게 된다. 또한, 게이트전극(GT)의 본래의 크기는, 소스·드레인전극(SD1),(SD2)사이를 걸치는데 최저한으로 필요한(게이트전극과 소스·드레인전극의 위치맞춤의 여유분도 포함해서)폭을 가지고, 채널폭(W)을 결정하는 그 내부길이는 소스·드레인전극간의 거리(채널길이)(L)과의 비, 즉 상호콘덕턴스(gm)를 결정하는 요인(W/L)에 따라서 결정된다.
본 실시예에 있어서의 게이트전극의 크기는 물론 상기한 본래의 크기보다 크게된다.
또한, 필요하면 기판(SUB2)쪽으로부터의 트랜지스터(TFT1)∼(TFT3) 등에 대한 차광은 기판(SUB2)쪽에 크롬층 등의 패턴 또는 유리필터 층의 패턴 등을 형성함으로써 달성할 수 있다.
제9도와 제10도는, 제1실시예의 제3도와 제4도와 마찬가지로, 각각 제7도의 픽셀을 복수개 배열한 것 및 그것에 도트형상의 컬러필터를 대응시킨 것에 상당하며, 설명은 제1실시예와 마찬가지이므로 생략한다.
다음에, 제7도∼제10도에 도시한 액정표시장치의 등가회로, 구동방법 및 동작을 설명한다.
제11도는 화소의 등가회로를 표시한 도면이며, 제7도등에서 분할한 것에 붙인 첨자는 생략한다. Cgs는 박막트랜지스터(TFT)의 게이트전극(GT) 및 소스전극(SD1)에 의해서 형성되는 중첩된 용량이다. 중첩된 용량(Cgs)의 유전체막은 절연막(GI)이다. Cpix은 투명화소전극(ITO1)(PIX) 및 공통투명화소전극(ITO2)(COM)사이에 형성되는 액정용량이다. 액정용량(Cpix)의 유전체막은 액정(LC), 보호막(PSV1) 및 배향막(OR1,ORI2)이다. Vlc는 중간점의 전위이다.
상기 유지용량소자(Cadd)는, TFT가 스위칭할 때, 중간점전위(화소전극전위)(Vlc)에 대한 게이트전위변화(△Vg)의 영향을 저감시키도록 작용한다. 중점전위의 변동량을 식으로 표시하면
△Vlc={Cgs/Cgs+Cadd+Cpix}×△g
로 된다. 여기서 △Vlc는 △Vg에 의한 중간점전위의 변동분을 표시한다. 이 변동분(△Vlc)은 액정에 인가되는 직류성분의 원인이 되나, 유지용량(Cadd)을 크게하면 할수록 그 값을 작게할 수 있다. 또, 유지용량(Cadd)은 방전시간을 길게하는 작용도 있으며, TFT가 오프된 후의 영상정보를 장기간 축적한다. 액정(LC)에 인가되는 직류성분의 저감에 의해, 액정(LC)의 수명을 향상시키고, 액정표시화면의 절환시에 앞의 화상이 잔류하는 소위 액정소자의 스타킹(stickin)현상을 저감시킬 수 있다.
앞에서 설명한 바와 같이, 게이트전극(GT)은 반도체층(AS)을 완전히 덮도록 크게되어 있는 분 만큼, 소스·드레인전극(SD1),(SD2)사이의 중첩되는 면적이 증가되고, 따라서 기생용량(Ggs)이 크게되어 중간점전위(Vlc)는 게이트(주사)신호(Vg)의 영향을 받기쉽게 된다고 하는 역효과가 발생한다. 그러나, 유지용량(Cadd)을 배치하므로써 이 결점도 해소할 수 있다.
상기 유지요량소자(Cadd)의 유지용량은, 화소의 써넣기 특성으로, 액정용량(Cpix)에 대해서 4∼8배(4·CpixCadd8·Cpix), 중첩용량(Cgs)에 대해서 8∼32배(8·(CgsCadd32·Cgs)정도의 값으로 설정한다.
상기 화소의 투명화소전극(PIX)에 유지용량소자(Cadd)을 배치한 액정표시장치의 액정표시부는, 제13도(액정표시부를 표시한 등가회로도)에 표시한 바와 같이 구성되어 있다. 액정표시부는, 화소, 주사신호선(GL) 및 영상신호선(DL)을 포함한 단위기본패턴의 반복으로 구성되어 있다. 용량전극선으로서 사용되는 최종단계의 주사신호선(GL)(또는 최초단계의 주사신호선(GL)은, 제13도에 도시한 바와 같이, 공통투명화소전극(COM)의 전위(Vcom)에 접속된다. 공통투명화소전극(COM)은, 상기 제2도(a)에 도시한 바와 같이, 액정표시장치의 가장자리부에 있어서 은페이스트재(SL)에 의해서 외부인출배선에 접속되어 있다. 또한, 이 외부인출배선의 도전츠(ITO1)은 화소전극(PIX)과 동일한 제조공정으로 구성되고 있다. 이 결과, 최종단계의 주사신호선(GL)(용량전극선)은, 공통투명화소전극(COM)에 간단히 접속할 수 있다.
이와 같이, 용량전극선의 최종단계를 상기 화소의 공통투명화소전극의 전위(Vcom)에 접속함으로써, 최종단계의 용량전극선은 외부인출배선의 일부 도전층과 일체적으로 구성할 수 있고, 또한, 공통투명화소전극(COM)은 상기 외부인출배선에 접속되어 있으므로, 간단한 구성으로 최종단계의 용량전극선을 공통투명화소전극(COM)에 접속할 수 있다.
또, 액정표시장치는, 먼저 본원 출원인에 의해서 출원된 일본국 특원소 62-95125호에 기재된 직류상쇄방식(DC Cancelqkdtlr)에 의거하여, 제12도(타임차트)에 도시한 바와 같이, 주사신호선(DL)의 구동전압을 제어함으로써 액정(LC)에 인가되는 직류성분을 더욱 저감할 수 있다. 제12도에 있어서, Vi는 임의의 주사신호선(GL)의 구동전압이고, Vi+1은 그 다음단계의 주사신호선(GL)의 구동전압이다. Vee는 주사신호선(GL)에 인가되는 로우레벨의 구동전압(Vdmin)이고, Vdd는 주사신호선(GL)에 인가되는 하이레벨의 구동전압(Vdmax)이다. 각 시각 t=t1∼t4에 있어서의 중간점전위(Vlc)(제11도 참조)의 전압변화분 △V1∼△V4는 다음과 같이 된다.
t=t1:△V1=-(Cgs/C)/·V2
t=t2:△V2=+(Cgs/C)·(V1+V2)-(Cadd/C)·V2
t=t3:△V3=-(Cgs/C)·V1+(Cadd/C)·(V1+V2)
t=t4:△V4=-(Cadd/C)·V1
단, 화소의 합계용량:C=Cgs+Cpix+Cadd
여기서, 주사신호선(GL)에 인가되는 구동전압이 충분하면(하기 「주」참조), 액정(LC)에 인가되는 직류전압은,
△V3+△V4=(Cadd·V2-Cgs·V1)/C
로 되므로, Cadd·V2=Cgs·V1=0으로 하면, 액정 LC에 인가되는 직류전압은 0으로 된다.
[주]시각 t1,t2로 주사선(Vi)의 변화분이 중간점전위(Vlc)에 영향을 미치게 하나, t2∼t3의 기간에 중간점전위(Vlc)는 신호선(Xi)을 통해서 영상신호전위와 동일한 전위로 되게한다(영상신호의 충분한 써넣기). 액정에 걸리는 전위는 TFT가 오프된 직후의 전위로 대략 결정된다(TFT의 오프(OFF)기간이 온(ON)기간보다 상당히 길다). 따라서, 액정에 걸리는 직류분의 계산은, 기간(t1∼t3)은 거의 무시할 수 있고, TFT가 오프직후의 전위, 즉 시각(t3),(t4)에서 과도할 때 영향을 생각하면 된다. 또한, 영상신호(Vi)는 프레임마다, 또는 라인마다 극성이 반전하고, 영상신호 그 자체에 의한 직류분은 영으로 되어 있다.
즉, 직류상쇄방식은, 부가된 용량(Cgs)에 의해 중간점위치(Vlc)의 전압강하가 발생하고, 이 전압강하의 양을 유지용량소자(Cadd) 및 다음 단계의 주사신호선(GL)(용량전극선)에 인가되는 구동전압에 의해서 감소시키고, 이에 의해 액정(LC)에 인가되는 직류성분을 매우 작게할 수 있다. 이 결과, 액정표시장치는 액정(LC)의 수명을 향상시킬 수 있다. 물론, 차광효과를 올리기 위하여 게이트(GT)를 크게 하였을 경우, 그에 따라서 유지용량(Cadd)의 값을 크게하면 된다.
이 직류상쇄방식은, 제14도(액정표시부를 표시한 등가회로도)에서 도시한 바와 같이, 최초단계의 주사신호선(GL)(또는 용량전극선)을 최종단계의 용량전극선(또는 주사신호선(GL))에 접속함으로써 채용될 수 있다. 제14도에는 편의상 4개의 주사신호선(GL)밖에 기재되어 있지 않으나, 실제로는 수백정도의 주사신호선(GL)이 배치되어 있다. 최초단계의 주사신호선(GL)과 최종단계의 용량전극선과의 접속은, 액정표시부내의 내부배선 또는 외부인출배선에 의해서 행한다.
이와 같이, 액정표시장치는, 최초단계의 주사신호선(GL)을 최종단계의 용량전극선에 접속함으로써 주사신호선(GL) 및 용량전극선의 모두를 수직의 주사회로에 접속할 수 있으므로, 직류상쇄방식을 채용할 수 있다. 이 결과, 액정(LC)에 인가되는 직류성분을 저감할 수 있으므로, 액정(LC)의 수명을 향상시킬 수 있다.
다음에 본 실시예의 제조방법에 대하여 제15도를 참조하면서 설명한다.
상기한 바와 같이 본 실시예에서는 N+층 i형 AS층 전용의 마스크패턴 #4를 추가한 점이 제1실시예와 다른점 중 하나이지만, 이에 따라서 제15도에 도시한 바와 같이 공정(X) 및 (Y)이 추가되어 있다. 공정(X)에서는 제7도에 도시한 마스크패턴 #4에 의해서 사진처리를 하는 것으로서, 공정(Y)과 함께, 박막트랜지스터(TFT1)∼(TFT3) 형성부 및 신호선(DL)과 주사선(GL)의 교차부 이외의 불필요한 N+층 및 Si층(AS)이 또한 제거된다.
또한, 공정(G)∼(Y)에서는 그 오른쪽이 프로세스플로우(G)V∼(Y)V에 표시한 바와 같이 제2의 포토에칭과 제3포토에칭의 순번을 교체해도 된다. 이 경우, 공정(G)V의 제2포토는 마스크패턴 #4를, 공정(X)V의 제3포토는 마스크패턴 #2를 사용한다. 제7도와 같이, 실리콘나이트라이드층(GI)을 제거하는 부분(패턴 #2의 안쪽)이 Si층(AS)을 제거하는 부분(패턴 #4의 바깥쪽)에 완전히 포함되어 있는 경우에는, 공정(Y)V에 들어가기 직전에, SiNX을 제거하고 싶은부분의 위의 Si층(AS)이 완전히 제거되어 있기 때문에, 좌측의 공정(G)∼(Y)에 비해서 N+및 AS의 에칭을 1회 적게할 수 있다. 또 공정((V)V∼(Y)V)의 변형예에서는, 주사선(GL)과 신호선(DL)의 교차부에서, Si층(AS)의 사진처리·에칭공정이 SiNX의 사진처리·에칭공정과 독립적으로 되어 있으므로, 사진처리용 마스크에 부착한 먼지 등으로 기인되는 핀홀이 동일한 위치에 생기는 확률이 극단적으로 감소되므로, 교차부에서의 단락불량을 감소시킬 수 있다.
[제3실시예]
제16도는 제17도의 픽셀을 개량한 것이며, 분할된 화소전극(PIX1)∼(PIX3)의 간격을 채우도록 차광용 알루미늄층(LS)(해치부분)을 형성한 점이 특징점이다. 이와 같은 차광막(LS)을 형성함으로써, 기판(SUB1)쪽으로부터의 백라이트광 등의 광이 분할화소전극사이로부터 누설되어도 차광막(LS)에 의해서 차단되므로, 제2실시예에 비해서 콘트라스트가 향상된다고 하는 효과가 있다.
차광막(LS)은 상기한 소스·드레인전극(SD1),(SD2), 신호선(DL)이나 콘덴서상부전극(CH)과 동일한 레벨층(알루미늄)으로 형성되기 때문에, 프로세스공정을 추가하지 않아도 된다.
차광막(LS)의 주의에는 게이트절연막(GI)의 패턴이 형성되고, 이 차광막에 의해서 분말화소전극(PIX1)∼(PIX3)이 단락하지 않도록 하고 있다.
이상, 본 발명자에 의해서 이루어진 발명을 상기 실시예에 의거하여 구체적으로 설명하였으나, 본 발명은 상기 실시예에 한정되는 것은 아니며, 그 요지를 벗어나지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.
예를들면, 본 발명은 액정표시장치의 액정표시부의 각 화소를 2분할 또는 4분할로 할 수 있다. 단, 화소의 분할 수가 너무 많아지면, 개구율이 저하되므로, 상기한 바와 같이, 2∼4분할 정도가 타당하다.
이상, 본 발명에서 개시된 발명중 대표적인 것에 의해서 얻어지는 효과를 간단히 설명하면, 하기와 같다.
산화물을 함유한 투명전극상에 산화물을 함유하지 않는 금속층으로 피복한 상태에서, 환원성 분위기속에서 Si3N4를 석출하고 있으므로, 투명전극 속의 산화물이 Si3N4의 석출에 악영향을 주지 않는다.
Al층을 에칭할 때 ITO막(Indium-Tin-Oxide)은 Cr막에 의해서 덮혀 있으므로, 이 에칭액에 의해서 ITO막이 용해될 염려가 없다.
본 실시예에 의하면, 게이트전극 및 그 배선, 콘덴서 하부전극 및 그 배선과 화소전극이 동일한 제1마스크패턴 #1에 의해서 구별되지 않고 패터닝되나, 절연층(GI)등을 패터닝하는 제2마스크패턴 #2와 소스·드레인전극 등을 패터닝하는 제3마스크패턴 #3을 조합함으로서, 화소전극 부분을, 전용의 마스크패턴을 사용하는 일없이, 패터닝할 수 있다. 즉, 바꾸어 말하면 화소전극을 패터닝하기 위한 전용의 마스크나 사진처리공정을 생략할 수 있다.
또, 게이트전극(GT)을 반도체층(AS)보다 크게 형성하고 있으므로, 차광효과가 높아지고 TFT의 오프특성이 향상되고, 또한 상기 경우 게이트·소스사이의 부가된 기생용량(Cgs)의 증가에 의한 마이너스효과분을 보조용량(Cadd)의 추가나, 보조용량(Cadd)을 주사신호(Vi)에 관련하여 구동함으로서 보상할 수 있다.
액정표시장치의 액정표시부의 화소의 점결함을 저감할 수 있는 동시에, 흑색얼룩을 저감시킬 수 있다.
또, 상기 화소의 화소전극에 구성되는 유지용량소자의 한쪽의 전극의 단선을 저감시킬 수 있다.
또, 상기 최초단계 또는 최종단계의 용량전극선을 공통화소전극에 간단한 구성으로 접속할 수 있다.
또, 직류상쇄방식을 채용하고, 액정에 인가되는 직류성분을 보다 저감할 수 있으므로, 액정의 수명을 향상시킬 수 있다.

Claims (1)

  1. 서로 인접하는 주사신호선과, 이들 주사신호선과 절연되어 대략 직교해서 서로 인접하는 영상신호선이 투명절연기판의 액정측의 면에 형성되고, 상기 각각의 신호선으로 둘러싸인 영역내에, 상기 인접하는 주사신호선 중의 한쪽의 주사신호선에 주사신호가 공급됨으로써 온(ON)하는 박막트랜지스터와, 상기 온(ON)된 박막트랜지스터를 통해서 상기 영상신호선 중의 한쪽의 영상신호선에 공급된 영상신호가 인가되는 투명한 화소전극과, 상기 화소전극과 상기 인접하는 주사신호선 중의 다른쪽의 주사신호선과의 사이에 형성되는 부가용량소자를 구비하고 있는 액정표시장치의 제조방법으로서, 투명성을 가진 제1도전층 및 상기 제1도전층의 상면에 상기 제1도전층과 상이한 재료로 이루어진 제2도전층을 상기 투명절연기판의 액정측의 면에, 순차적으로 형성하는 공정과, 제1마스크를 사용하여, 상기 제2도전층과 제1도전층을 선택에칭함으로써, 상기 주사신호선, 게이트전극, 화소전극의 각각의 패턴을 형성하는 공정과; 상기 주사신호선, 게이트전극 및 화소전극의 각각의 패턴이 형성된 상기 투명절연기판의 액정측의 면의 절연막 및 상기 절연막의 상면에의 반도체층을 순차적으로 형성하는 공정과; 제2마스크를 사용하여, 상기 반도체층과 절연막을 순차적으로 선택에칭함으로써, 상기 화소전극만을 노출시키는 구멍 뚫기를 행하는 공정과; 제3마스크를 사용하여, 상기 반도체층을 선택에칭함으로써, 적어도 상기 부가용량소자의 형성영역부에서 제거하고, 상기 박막트랜지스터의 형성영역부에 잔존시키는 공정과; 제3도전층을 형성하고, 제4마스크를 사용하여 상기 제3도전층을 선택에칭함으로써, 상기 영상신호선, 상기 영상신호선과의 접속이 도모되는 상기 박막트랜지스터의 한쪽의 전극, 상기 화소전극과의 접속이 도모되는 상기 박막트랜지스터의 다른쪽의 전극 및 상기 절연막만을 통해서 주사신호선과 중첩되고 또한 상기 화소전극과의 접속이 도모되는 상기 부가용량소자의 한쪽 전극의 각각의 패턴을 형성하는 공정; 상기 절연막을 마스크로 하고, 상기 마스크로부터 노출되어 있는 화소전극패턴의 상층의 제2층을 에칭하는 공정으로 이루어지는 것을 특징으로 하는 액정표시장치의 제조방법.
KR1019890003178A 1988-03-16 1989-03-15 액정표시장치의 제조방법 Expired - Fee Related KR0157300B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP6036188A JP2655865B2 (ja) 1988-03-16 1988-03-16 液晶表示装置の製造方法
JP63-60361 1988-03-16

Publications (2)

Publication Number Publication Date
KR890015050A KR890015050A (ko) 1989-10-28
KR0157300B1 true KR0157300B1 (ko) 1998-11-16

Family

ID=13139928

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019890003178A Expired - Fee Related KR0157300B1 (ko) 1988-03-16 1989-03-15 액정표시장치의 제조방법

Country Status (3)

Country Link
US (1) US5032536A (ko)
JP (1) JP2655865B2 (ko)
KR (1) KR0157300B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494702B1 (ko) * 2001-12-26 2005-06-13 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 액정표시장치

Families Citing this family (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6319876A (ja) * 1986-07-11 1988-01-27 Fuji Xerox Co Ltd 薄膜トランジスタ装置
US5130772A (en) * 1989-12-15 1992-07-14 Samsung Electron Devices Co., Ltd. Thin film transistor with a thin layer of silicon nitride
FR2662290B1 (fr) * 1990-05-15 1992-07-24 France Telecom Procede de realisation d'un ecran d'affichage a matrice active et a condensateurs de stockage et ecran obtenu par ce procede.
JPH0465168A (ja) * 1990-07-05 1992-03-02 Hitachi Ltd 薄膜トランジスタ
US5156986A (en) * 1990-10-05 1992-10-20 General Electric Company Positive control of the source/drain-gate overlap in self-aligned TFTS via a top hat gate electrode configuration
US8106867B2 (en) 1990-11-26 2012-01-31 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
US7154147B1 (en) * 1990-11-26 2006-12-26 Semiconductor Energy Laboratory Co., Ltd. Electro-optical device and driving method for the same
JP3200639B2 (ja) * 1992-05-19 2001-08-20 カシオ計算機株式会社 薄膜トランジスタパネルの製造方法
US5728592A (en) * 1992-10-09 1998-03-17 Fujitsu Ltd. Method for fabricating a thin film transistor matrix device
KR960001941B1 (ko) * 1992-11-10 1996-02-08 재단법인한국전자통신연구소 평면 디스플레이 장치
US5346833A (en) * 1993-04-05 1994-09-13 Industrial Technology Research Institute Simplified method of making active matrix liquid crystal display
TW281786B (ko) * 1993-05-26 1996-07-21 Handotai Energy Kenkyusho Kk
TW321731B (ko) * 1994-07-27 1997-12-01 Hitachi Ltd
JP2850850B2 (ja) * 1996-05-16 1999-01-27 日本電気株式会社 半導体装置の製造方法
KR100223158B1 (ko) * 1996-06-07 1999-10-15 구자홍 액티브매트릭스기판 및 그 제조방법
FR2772499A1 (fr) * 1997-12-15 1999-06-18 Thomson Lcd Perfectionnement aux ecrans matriciels
JP3763381B2 (ja) * 1999-03-10 2006-04-05 シャープ株式会社 液晶表示装置の製造方法
JP2000305483A (ja) * 1999-04-20 2000-11-02 Toshiba Corp アクティブマトリクス基板の製造方法
JP4342711B2 (ja) * 2000-09-20 2009-10-14 株式会社日立製作所 液晶表示装置の製造方法
US6518709B2 (en) * 2000-10-16 2003-02-11 Nec Corporation Color organic EL display and method for driving the same
KR100726132B1 (ko) * 2000-10-31 2007-06-12 엘지.필립스 엘시디 주식회사 액정표시장치용 어레이기판과 그 제조방법
KR100469342B1 (ko) * 2001-07-11 2005-02-02 엘지.필립스 엘시디 주식회사 액정표시소자
JP2003075869A (ja) * 2001-09-05 2003-03-12 Toshiba Corp 平面表示素子
US7133088B2 (en) * 2002-12-23 2006-11-07 Lg.Philips Lcd Co., Ltd. Liquid crystal display device and method of fabricating the same
KR100982122B1 (ko) * 2003-12-30 2010-09-14 엘지디스플레이 주식회사 수평 전계 인가형 박막 트랜지스터 기판의 불량 화소암점화 방법
KR101102133B1 (ko) * 2004-10-27 2012-01-02 삼성전자주식회사 박막 트랜지스터의 제조방법 및 그 방법에 의해서 제조되는 박막 트랜지스터를 포함하는 표시소자
KR101211255B1 (ko) * 2005-11-10 2012-12-11 엘지디스플레이 주식회사 액정패널 및 그 제조 방법
JP5305246B2 (ja) 2007-10-05 2013-10-02 株式会社ニコン 表示デバイスの欠陥検出方法及び表示デバイスの欠陥検出装置
US20240319544A1 (en) * 2022-06-30 2024-09-26 Chengdu Boe Optoelectronics Technology Co., Ltd. Liquid crystal light-control panel and display device

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4558340A (en) * 1983-06-29 1985-12-10 Stauffer Chemical Company Thin film field effect transistors utilizing a polypnictide semiconductor
US4651185A (en) * 1983-08-15 1987-03-17 Alphasil, Inc. Method of manufacturing thin film transistors and transistors made thereby
US4933296A (en) * 1985-08-02 1990-06-12 General Electric Company N+ amorphous silicon thin film transistors for matrix addressed liquid crystal displays
JPH0830822B2 (ja) * 1986-05-26 1996-03-27 カシオ計算機株式会社 アクテイブマトリクス液晶表示装置の製造方法
JPS62285464A (ja) * 1986-06-03 1987-12-11 Matsushita Electric Ind Co Ltd 薄膜トランジスタアレイ基板及びその製造方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100494702B1 (ko) * 2001-12-26 2005-06-13 비오이 하이디스 테크놀로지 주식회사 프린지 필드 스위칭 액정표시장치

Also Published As

Publication number Publication date
JPH01234830A (ja) 1989-09-20
US5032536A (en) 1991-07-16
KR890015050A (ko) 1989-10-28
JP2655865B2 (ja) 1997-09-24

Similar Documents

Publication Publication Date Title
KR0157300B1 (ko) 액정표시장치의 제조방법
KR960014823B1 (ko) 액정표시장치
US7450210B2 (en) TFT active matrix liquid crystal display devices
JPH0359522A (ja) 液晶表示装置
JP2741769B2 (ja) 液晶表示装置
JPH0572540A (ja) 液晶表示装置
JP2741886B2 (ja) 液晶表示装置
JP2851310B2 (ja) 液晶表示装置
JP2852073B2 (ja) 液晶表示装置
JP2791084B2 (ja) 液晶表示装置
JP2803677B2 (ja) 液晶表示装置
JPH0356942A (ja) 液晶表示装置
JPH02234127A (ja) 液晶表示装置
JPH04195022A (ja) 液晶表示装置
JP2916456B2 (ja) 液晶表示装置の端子の形成方法
JPH0484125A (ja) 液晶表示装置
JPH02245740A (ja) 液晶表示装置
JP2786871B2 (ja) 液晶表示装置の端子の形成方法
JP2660532B2 (ja) 液晶表示装置
JP2938521B2 (ja) 液晶表示装置
JP2781192B2 (ja) 液晶表示装置およびその製造方法
JP2968269B2 (ja) 液晶表示装置の製造方法
JP2968252B2 (ja) 液晶表示装置
JPH0580320A (ja) 液晶表示装置
JPH04195024A (ja) 液晶表示装置

Legal Events

Date Code Title Description
A201 Request for examination
PA0109 Patent application

Patent event code: PA01091R01D

Comment text: Patent Application

Patent event date: 19890315

PA0201 Request for examination
PG1501 Laying open of application
E902 Notification of reason for refusal
PE0902 Notice of grounds for rejection

Comment text: Notification of reason for refusal

Patent event date: 19971217

Patent event code: PE09021S01D

E701 Decision to grant or registration of patent right
PE0701 Decision of registration

Patent event code: PE07011S01D

Comment text: Decision to Grant Registration

Patent event date: 19980603

GRNT Written decision to grant
PR0701 Registration of establishment

Comment text: Registration of Establishment

Patent event date: 19980729

Patent event code: PR07011E01D

PR1002 Payment of registration fee

Payment date: 19980729

End annual number: 3

Start annual number: 1

PG1601 Publication of registration
PR1001 Payment of annual fee

Payment date: 20010728

Start annual number: 4

End annual number: 4

PR1001 Payment of annual fee

Payment date: 20020726

Start annual number: 5

End annual number: 5

PR1001 Payment of annual fee

Payment date: 20030710

Start annual number: 6

End annual number: 6

PR1001 Payment of annual fee

Payment date: 20040701

Start annual number: 7

End annual number: 7

PR1001 Payment of annual fee

Payment date: 20050701

Start annual number: 8

End annual number: 8

PR1001 Payment of annual fee

Payment date: 20060719

Start annual number: 9

End annual number: 9

PR1001 Payment of annual fee

Payment date: 20070702

Start annual number: 10

End annual number: 10

PR1001 Payment of annual fee

Payment date: 20080722

Start annual number: 11

End annual number: 11

PR1001 Payment of annual fee

Payment date: 20090720

Start annual number: 12

End annual number: 12

FPAY Annual fee payment

Payment date: 20100719

Year of fee payment: 13

PR1001 Payment of annual fee

Payment date: 20100719

Start annual number: 13

End annual number: 13

LAPS Lapse due to unpaid annual fee
PC1903 Unpaid annual fee

Termination category: Default of registration fee

Termination date: 20120609