JP2660532B2 - 液晶表示装置 - Google Patents
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- 239000004973 liquid crystal related substance Substances 0.000 title claims description 85
- 239000010408 film Substances 0.000 claims description 183
- 239000010409 thin film Substances 0.000 claims description 61
- 239000000758 substrate Substances 0.000 claims description 24
- 239000011521 glass Substances 0.000 claims description 21
- 239000011159 matrix material Substances 0.000 claims description 13
- 239000010410 layer Substances 0.000 description 61
- 239000004065 semiconductor Substances 0.000 description 42
- 239000003990 capacitor Substances 0.000 description 31
- 101100214491 Solanum lycopersicum TFT3 gene Proteins 0.000 description 30
- 238000003860 storage Methods 0.000 description 30
- 101100489584 Solanum lycopersicum TFT1 gene Proteins 0.000 description 29
- 230000007547 defect Effects 0.000 description 26
- 102100036464 Activated RNA polymerase II transcriptional coactivator p15 Human genes 0.000 description 14
- 101000713904 Homo sapiens Activated RNA polymerase II transcriptional coactivator p15 Proteins 0.000 description 14
- 229910004444 SUB1 Inorganic materials 0.000 description 14
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 12
- 229910052782 aluminium Inorganic materials 0.000 description 12
- 239000011651 chromium Substances 0.000 description 12
- 238000000034 method Methods 0.000 description 12
- 229910004438 SUB2 Inorganic materials 0.000 description 11
- 101100311330 Schizosaccharomyces pombe (strain 972 / ATCC 24843) uap56 gene Proteins 0.000 description 11
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 11
- 230000001681 protective effect Effects 0.000 description 11
- 101150018444 sub2 gene Proteins 0.000 description 11
- 229910052804 chromium Inorganic materials 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 10
- 238000010586 diagram Methods 0.000 description 8
- 229910018904 PSV1 Inorganic materials 0.000 description 7
- 239000000463 material Substances 0.000 description 7
- 239000002356 single layer Substances 0.000 description 5
- 238000004544 sputter deposition Methods 0.000 description 5
- 229910018888 PSV2 Inorganic materials 0.000 description 4
- 230000004888 barrier function Effects 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 101100214488 Solanum lycopersicum TFT2 gene Proteins 0.000 description 3
- 230000008859 change Effects 0.000 description 3
- 239000002131 composite material Substances 0.000 description 3
- 238000005516 engineering process Methods 0.000 description 3
- OSDXSOSJRPQCHJ-XVNBXDOJSA-N methyl 3-(3,4-dihydroxyphenyl)-3-[(E)-3-(3,4-dihydroxyphenyl)prop-2-enoyl]oxypropanoate Chemical compound C=1C=C(O)C(O)=CC=1C(CC(=O)OC)OC(=O)\C=C\C1=CC=C(O)C(O)=C1 OSDXSOSJRPQCHJ-XVNBXDOJSA-N 0.000 description 3
- 238000000059 patterning Methods 0.000 description 3
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 3
- 239000003566 sealing material Substances 0.000 description 3
- 238000000926 separation method Methods 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- 229910021417 amorphous silicon Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 230000007423 decrease Effects 0.000 description 2
- 230000002950 deficient Effects 0.000 description 2
- 239000000975 dye Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000009467 reduction Effects 0.000 description 2
- 239000003870 refractory metal Substances 0.000 description 2
- 239000011347 resin Substances 0.000 description 2
- 229920005989 resin Polymers 0.000 description 2
- 230000008054 signal transmission Effects 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- 101100480620 Arabidopsis thaliana TAT3 gene Proteins 0.000 description 1
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 229910016006 MoSi Inorganic materials 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 229910008484 TiSi Inorganic materials 0.000 description 1
- 239000000654 additive Substances 0.000 description 1
- 230000000996 additive effect Effects 0.000 description 1
- LFYJSSARVMHQJB-QIXNEVBVSA-N bakuchiol Chemical compound CC(C)=CCC[C@@](C)(C=C)\C=C\C1=CC=C(O)C=C1 LFYJSSARVMHQJB-QIXNEVBVSA-N 0.000 description 1
- 230000002457 bidirectional effect Effects 0.000 description 1
- 230000015556 catabolic process Effects 0.000 description 1
- 239000003086 colorant Substances 0.000 description 1
- 238000004040 coloring Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 238000006731 degradation reaction Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 238000004043 dyeing Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 229910052763 palladium Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 239000001044 red dye Substances 0.000 description 1
- 238000007789 sealing Methods 0.000 description 1
- 229910021332 silicide Inorganic materials 0.000 description 1
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Classifications
-
- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1335—Structural association of cells with optical devices, e.g. polarisers or reflectors
- G02F1/133509—Filters, e.g. light shielding masks
- G02F1/133512—Light shielding layers, e.g. black matrix
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Description
〔産業上の利用分野〕 本発明は、液晶表示装置、特に、薄膜トランジスタ及
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。 〔従来の技術〕 本出願人は先に、画素電極を複数に分割したアクティ
ブマトリクス方式の液晶表示装置を提案した（特願昭62
−309601号）。説明の便宜上、その提案内容を本出願で
は第2A図〜第14図に再掲した。本出願ではそれらの図に
関連して第1A図及び第1B図を追加し、先願に対する改良
技術を説明する。 なお、本出願に当たり先行技術調査を行った結果、ア
クティブマトリクス液晶表示装置における画素分割技術
は特開昭57−49994号公報、同59−78388号公報、同60−
97322号公報及び同61−77886号公報で公知であることが
判った。 〔発明が解決しようとする課題〕 上述した先願では、表示パネルトータルの画素欠陥率
を低減できるが、分割された画素電極間のすき間から光
が漏れ、コントラストが悪くなるという問題が判明し
た。 本発明の一つの目的は、コントラストを向上させるこ
とのできる液晶表示装置を提供することにある。 本発明の他の目的は、TFTへの入射光に起因するTFTの
オフ特性の劣化を低減した液晶表示装置を提供すること
である。 本発明の他の目的は、TFTのオフ特性を改善すると共
に液晶に加わる直流成分を押さえることのできる液晶表
示装置を提供することである。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減することが可能な
技術を提供することにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の点欠陥を見にくくすることが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減すると共に、液晶
表示部の黒むらを低減することが可能な技術を提供する
ことにある。 本発明の他の目的は、液晶表示装置において、前記目
的を達成すると共に、走査信号線の抵抗値を低減しかつ
画素の画素電極と走査信号線との短絡に起因する点欠陥
を低減することが可能な技術を提供することにある。 本発明の他の目的は、前記黒むらを低減すると共に、
前記黒むらを低減する保持容量素子の電極の断線を防止
することが可能な技術を提供することにある。 本発明の他の目的は、液晶表示装置において、簡単な
構成で前記黒むらを低減することが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の液晶に加わる直流成分を低減し、前記黒むらを低
減することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 第1A図に示す本発明の実施例IIIによれば、画素電極I
TO1〜ITO3間のすきまを埋めるように、遮光膜1,2が設け
られる。 第1B図に示す本発明の実施例IVによれば、上記遮光膜
3,4は隣りの走査線GLに電気的に接続される。 〔作用〕 実施例IIIによれば、画素電極間のすきまを通してバ
ックライト等の光が漏れるという問題がほぼ解消され
る。 実施例VIによれば、遮光膜3,4（隣りの走査線GL）と
各分割画素電極間に等価的にコンデンサを形成すること
ができる。 以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 また、先願（特願昭62−309601号）の実施例は（実施
例Ｉ）及び（実施例II）で第2A図〜第14図を参照して先
に説明し、その改良技術を（実施例III）及び（実施例I
V）で第1A図、第1B図を参照して後で説明する。 〔実施例〕 （実施例Ｉ） 本発明の実施例Ｉであるアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の一画素を第2A図
（要部平面図）で示し、第2A図のII−II切断線で切った
断面を第2B図で示す。また、第３図（要部平面図）に
は、第2A図に示す画素を複数配置した液晶表示部の要部
を示す。 第2A図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。 各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第2A図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズ（チャンネル長と幅が同じ）で構成されている。この
分割された薄膜トランジスタTFT1〜TFT3の夫々は、主
に、ゲート電極GT、絶縁膜GI、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質Si
半導体層AS、一対のソース電極SD1及びドレイン電極SD2
で構成されている。なお、ソース・ドレインは本来その
間のバイアス極性によって決まり、本表示装置の回路で
はその極性は動作中反転するので、ソース・ドレインは
動作中入れ替わると理解されたい。しかし以下の説明で
も、便宜上一方をソース、他方をドレインと固定して表
現する。 前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第2A図及び第４図において下方向）に突出する
Ｔ字形状で構成されている（Ｔ字形状に分岐されてい
る）。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3の夫々の形成領域まで
突出するように構成されている。薄膜トランジスタTFT1
〜TFT3の夫々のゲート電極GTは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線GLに連続
して形成されている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差をなるべく作らな
いように、単層の第１導電膜g1で構成する。第１導電膜
g1は、例えばスパッタで形成されたクロム（Cr）膜を用
い、1000［Å］程度の膜厚で形成する。 このゲート電極GTは、第2A図、第2B図及び第５図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトを取付けた場合、
この不透明のCrゲート電極GTが影となって、半導体層AS
にはバックライト光が当たらず、前述した光照射による
導電現象すなわちTFTのオフ特性劣化は起きにくくな
る。なお、ゲート電極GTの本来の大きさは、ソース・ド
レイン電極SD1とSD2間をまたがるに最低限必要な（ゲー
ト電極とソース・ドレイン電極の位置合わせ余裕分も含
めて）幅を持ち、チャンネル幅Ｗを決めるその奥行き長
さはソース・ドレイン電極間の距離（チャンネル長）Ｌ
との比、即ち相互コンダクタンスgmを決定するファクタ
W/Lをいくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたAl、純Al、及びPdを含有させたAl等を選ぶこと
ができる。 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性）を図ることができるように構成さ
れている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状をゆるやかに
することができるので、その上層の絶縁膜GIの表面を平
坦化できるように構成されている。 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平坦化
されている。 ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、約1800［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN+層もd0（第2B図）も同様に連続して約400［Å］の
厚さに形成される。しかる後、基板SUB1はCVD装置から
外に取り出され、写真処理技術により、N+層d0及びｉ層
ASは第2A図、第2B図及び第５図に示すように独立した島
にパターニングされる。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚、N+型半導体層d0の膜厚及びｉ型半導体
層ASの膜厚とを加算した膜厚に相当する段差）をドレイ
ン電極SD2側からｉ型半導体層AS側に向って１度乗り越
えるだけなので、ドレイン電極SD2が断線する確率が低
くなり、点欠陥の発生する確率を低減することができ
る。つまり、本実施例Ｉでは、ドレイン電極SD2がｉ型
半導体層ASの段差を乗り越える際に画素内に発生する点
欠陥が３分の１に低減できる。 また、本実施例Ｉのレイアウトと異なるが、ｉ型半導
体層ASを映像信号線DLが直接乗り越え、この乗り越えた
部分の映像信号線DLをドレイン電極SD2として構成する
場合、映像信号線DL（ドレイン電極SD2）がｉ型半導体
層ASを乗り越える際の断線に起因する線欠陥の発生する
確率を低減することができる。つまり、画素の複数に分
割された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導
体層ASを一体に構成することにより、映像信号線DL（ド
レイン電極SD2）がｉ型半導体層ASを１度だけしか乗り
越えないためである（実際には、乗り始めと乗り終わり
の２度である）。 前記ｉ型半導体層ASは、第2A図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。 画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第2A
図、第2B図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。 ソース電極SD1、ドレイン電極SD2の夫々は、N+型半導
体層d0に接触する下層側から、第２導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N+型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN+型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）
膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN+
層d0が除去される。つまり、ｉ層AS上に残っていたN+層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N+層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2は、薄膜トランジスタTFTの動作速度
の高速化、及び映像信号線DLの信号伝達速度の高速化を
図ることができるように構成されている。つまり、第２
導電膜d2は、画素の書込特性を向上することができる。
第２導電膜d2としては、アルミニウム膜の他に、シリコ
ン（Si）や銅（Cu）を添加物として含有させたアルミニ
ウム膜で形成してもよい。 第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が、スパッタで形成された透明導電膜（ITO:
ネサ膜）を用い、1000〜2000［Å］の膜厚（本実施例で
は、1200［Å］程度の膜厚）で形成される。この第３導
電膜d3は、ソース電極SD1、ドレイン電極SD2及び映像信
号線DLを構成すると共に、透明画素電極ITOを構成する
ようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成領域側を第２導
電膜d2及び第３導電膜d3に比べて大きいサイズで構成す
ることにより、ソース電極SD1、ドレイン電極SD2の夫々
の第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲ
ート長Ｌを規定することができる。第１導電膜d1間の離
隔寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。 ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N+層d0の膜厚及びｉ型
半導体層ASの膜厚とを加算した膜厚に相当する段差）に
沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITOと接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第１導電膜d1は、N+型半導体層d0との
接着性が良好であり、かつ、主に第２導電膜d2からの拡
散物に対するバリア層として構成されている。ソース電
極SD1の第２導電膜d2は、第１導電膜d1のクロム膜がス
トレスの増大から厚く形成できず、ｉ型半導体層ASの段
差形状を乗り越えられないので、このｉ型半導体層ASを
乗り越えるために構成されている。つまり、第２導電膜
d2は、厚く形成することでステップカバレッジを向上し
ている。第２導電膜d2は、厚く形成できるので、ソース
電極SD1の抵抗値（ドレイン電極SD2や映像信号線DLにつ
いても同様）の低減に大きく寄与している。第３導電膜
d3は、第２導電膜d2のｉ型半導体層ASに起因する段差形
状を乗り越えることができないので、第２導電膜d2のサ
イズを小さくすることで露出する第１導電膜d1に接続す
るように構成されている。第１導電膜d1と第３導電膜d3
とは、接着性が良好であるばかりか、両者間の接続部の
段差形状が小さいので、確実に接続することができる。 このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜に比べて小さいサイズの第２導電膜
d2とで構成し、この第２導電膜d2から露出する第１導電
膜d1に透明画素電極ITOである第３導電膜d3を接続する
ことにより、薄膜トランジスタTFTと透明画素電極ITOと
を確実に接続することができるので、断線に起因する点
欠陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。 ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。 前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）ITO1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。 透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TAT3の夫々のｉ型半導体層ASを一体に
構成してある（分割された夫々の薄膜トランジスタTFT
を一個所に集中的に配置してある）ので、Ｌ字形状で構
成している。 このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素全体としての点欠陥を低減することが
できる。 また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本実施例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、透
明画素電極ITO1〜ITO3の夫々と共通透明画素電極ITOと
で構成される夫々の液晶容量（Cpix）と、この透明画素
電極ITO1〜ITO3の夫々に付加される透明画素電極ITO1〜
ITO3とゲート電極GTとの重ね合せで生じる重ね合せ容量
（Cgs）とを均一にすることができる。つまり、透明画
素電極ITO1〜ITO3の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、この重ね合せ容量に起因
する液晶LCの液晶分子に印加されようとする直流成分を
均一とすることができ、この直流成分を相殺する方法を
採用した場合、各画素の液晶にかかる直流成分のばらつ
きを小さくすることができる。 薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。 薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第2A図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。 従って、TFT1〜３の共通半導体層ASは上下にある遮光
膜LS及び大き目のゲート電極GTによってサンドイッチに
され、外部の自然光やバックライト光が当たらなくな
る。遮光膜LSとゲート電極GTは半導体層ASより大き目で
ほぼそれと相似形に形成され、両者の大きさはほぼ同じ
とされる（図では境界線が判るようGTをLSより小さ目に
描いている）。 なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもでき、この場合は遮光膜
LSはバックライト光の、ゲート電極GTは自然光の遮光体
として働く。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITO及び前記上部配向膜ORI2が順次積層して設
けられている。 前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vdmin
とハイレベルの駆動電圧Vdmaxとの中間電位である。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定色フィルタ内において、複数に分割されている。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。 すなわち、本実施例では、隣接する２本の走査信号線
GLと隣接する２本の映像信号線DLとの交差領域内に画素
を構成し、この画素を複数に分割し、この画素に対向す
る位置にカラーフィルタFILの各色フィルタを形成する
ことにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の行方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して列
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を行方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）列方向に延在する
ように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最っとも近傍の次段の画素列の同
一色フィルタが形成された画素と常時1.5画素間隔分離
隔するように構成されており、カラーフィルタFILはRGB
の三角形配置構造を構成できるようになっている。カラ
ーフィルタFILのRGBの三角形配置構造は、各色の混色を
良くすることができるので、カラー画像の解像度を向上
することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3,…の夫々を選択する走査信号線GLであ
る。これらの走査信号線GLは、垂直走査回路に接続され
ている。 前記第2B図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。 第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫々
と同一製造工程で形成される。 前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。 （実施例II） 本実施例IIは、前記液晶表示装置の液晶表示部の各画
素の開口率を向上すると共に、液晶にかかる直流成分を
小さくし、液晶表示部の点欠陥を低減しかつ黒むらを低
減した、本発明の他の実施例である。 本発明の実施例IIである液晶表示装置の液晶表示部の
一画素を第8A図（要部平面図）に、また同図の左下方に
示した太い実線枠Ｂに囲まれた部分（TFT3とその周辺
部）を３倍に拡大した図を第８図に示す。 本実施例IIの液晶表示装置は、第8A及び8B図に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ASを薄膜ト
ランジスタTFT1〜TFT3毎に分割して構成されている。つ
まり、画素の複数に分割された薄膜トランジスタTFT1〜
TFT3の夫々は、独立したｉ型半導体層ASの島領域で構成
されている。 このように構成される画素は、映像信号線DLの延在す
る行方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に分散し配置することができるので、薄膜トランジスタ
TFT1〜TFT3の夫々に接続される透明画素電極ITO1〜ITO3
の夫々を方形状で構成することができる。方形状で構成
される透明画素電極ITO1〜ITO3の夫々は、画素内におい
て隣接する透明画素電極ITO間の行方向における離隔面
積を低減する（前記第2A図に斜線で示した領域に相当す
る面積を低減する）ことができるので、面積（開口率）
を向上することができる。 また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。 また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される辺と対向する反対側の辺におい
て、行方向の次段の走査信号線GLと重ね合わされてい
る。この重ね合せは、薄膜トランジスタTFT1〜TFT3のゲ
ート電極GTと同様に、そのゲート電極GTを選択する走査
信号線DL（画素を選択する走査信号線DL）と隣接する次
段の走査信号線DLをＴ字形状に分岐させて行われてい
る。分岐させた走査信号線GLは、薄膜トランジスタTFT
のゲート電極GTと同様に、第１導電膜（クロム膜）g1の
単層で構成されている。前記重ね合せは、透明画素電極
ITO1〜ITO3の夫々を一方の電極とし、次段の走査信号線
GLを容量電極線として用いてそれから分岐された部分を
他方の電極とする保持容量素子（静電容量素子）Caddを
構成する。この保持容量素子Caddの誘電体膜は、薄膜ト
ランジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iと同一層で構成されている。 ゲート電極GTは、実施例Ｉと同様半導体層ASより大き
目に形成されるが、本実施例ではTFT1〜３が独立した半
導体層AS毎に形成されているため、各TFT毎に大き目の
パターンが形成されると共に、分岐したゲート配線GL
（g1）に連結される。 前記保持容量素子Caddの他のレイアウトを第10図（他
の例の一画素を示す要部平面図）に示し、前記第８図及
び第10図に記載される画素の等価回路を第11図（等価回
路図）に示す。第10図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐
させた部分（保持容量素子Caddの他方の電極）との重ね
合せ量を増加させ、保持容量を増加させている。基本的
には、第10図に示す保持容量素子Caddと前記第８図に示
す保持容量素子Caddとは同じである。第11図において、
前述と同様に、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1で形成される重ね合せ容量であ
る。重ね合せ容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITO（PIX）及び共通透明画素電極ITO
（COM）間で形成される液晶容量である。液晶容量Cpix
の誘電体膜は液晶LC、保護膜PSV1及び配向膜ORI1,2であ
る。Vlcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 実施例１で述べたように、ゲート電極GTは半導体層AS
を完全に覆うよう大きくされている分、ソース・ドレイ
ン電極SD1、SD2とのオーバラップ面積が増え、従って寄
生容量Cgsが大きくなり中点電位Vlcはゲート（走査）信
号Vgの影響を受け易くなるという逆効果が生じる。しか
し、保持容量Caddを設けることによりこのデメリットも
解消することができる。 また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3の夫々に透明
画素電極ITOを複数に分割した夫々（ITO1〜ITO3）を接
続し、この分割された透明画素電極ITO1〜ITO3の夫々に
この画素電極ITOを一方の電極とし前記２本の走査信号
線DLのうちの他方の走査信号線DLを容量電極線として用
いて他方の電極とする保持容量素子Caddを構成すること
により、前述のように、画素の分割された一部分が点欠
陥になるだけで、画素の全体としては点欠陥でなくなる
ので、画素の点欠陥を低減することができると共に、前
記保持容量素子Caddで液晶LCに加わる直流成分を低減す
ることができるので、液晶LCの寿命を向上することがで
きる。特に、画素を分割することにより、薄膜トランジ
スタTFTのゲート電極GTとソース電極SD1又はドレイン電
極SD2との短絡に起因する点欠陥を低減することができ
ると共に、透明画素電極ITO1〜ITO3の夫々と保持容量素
子Caddの他方の電極（容量電極線）との短絡に起因する
点欠陥を低減することができる。後者側の点欠陥は本実
施例の場合３分の１になる。この結果、前記画素の分割
された一部の点欠陥は、画素の全体の面積に比べて小さ
いので、前記点欠陥を見にくくすることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができると共に、保持容量素子Caddの他方の電極に基づ
く段差部に沿って確実に保持容量素子Caddの一方の電極
（透明画素電極ITO）を絶縁膜GI上に接着させることが
できるので、保持容量素子Caddの一方の電極の断線を低
減することができる。 また、保持容量素子Caddの他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。 前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐さ
れた部分との間の一部には、前記ソース電極SD1と同様
に、分岐された部分の段差形状を乗り越える際に透明画
素電極ITOが断線しないように、第１導電膜d1及び第２
導電膜d2で構成された島領域が設けられている。この島
領域は、透明画素電極ITOの面積（開口率）を低下しな
いように、できる限り小さく構成する。 このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで形成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。 前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターンの繰返しで構成されている。容量電極
線として使用される最終段の走査信号線GL（又は初段の
走査信号線GL）は、第13図に示すように、共通透明画素
電極（Vcom）ITOに接続する。共通透明画素電極ITOは、
前記第2B図に示すように、液晶表示装置の周縁部におい
て銀ペースト材SLによって外部引出配線に接続されてい
る。しかも、この外部引出配線の一部の導電層（g1及び
g2）は走査信号線GLと同一製造工程で構成されている。
この結果、最終段の走査信号線GL（容量電極線）は、共
通透明画素電極ITOに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。 また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第12図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによってさらに液晶LCに加わる直流成分を低減する
ことができる。第12図において、Viは任意の走査信号線
GLの駆動電圧、Vi＋１はその次段の走査信号線GLの駆動
電圧である。Veeは走査信号線GLに印加されるロウレベ
ルの駆動電圧Vdmin、Vddは走査信号線GLに印加されるハ
イレベルの駆動電圧Vdmaxである。各時刻ｔ＝t1〜t4に
おける中点電位Vlc（第11図参照）の電圧変化分ΔV1〜
ΔV4は次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・
V2 ｔ＝t3:ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V
2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 ただし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記
び画素電極で画素を構成するアクティブ・マトリックス
方式の液晶表示装置に適用して有効な技術に関するもの
である。 〔従来の技術〕 本出願人は先に、画素電極を複数に分割したアクティ
ブマトリクス方式の液晶表示装置を提案した（特願昭62
−309601号）。説明の便宜上、その提案内容を本出願で
は第2A図〜第14図に再掲した。本出願ではそれらの図に
関連して第1A図及び第1B図を追加し、先願に対する改良
技術を説明する。 なお、本出願に当たり先行技術調査を行った結果、ア
クティブマトリクス液晶表示装置における画素分割技術
は特開昭57−49994号公報、同59−78388号公報、同60−
97322号公報及び同61−77886号公報で公知であることが
判った。 〔発明が解決しようとする課題〕 上述した先願では、表示パネルトータルの画素欠陥率
を低減できるが、分割された画素電極間のすき間から光
が漏れ、コントラストが悪くなるという問題が判明し
た。 本発明の一つの目的は、コントラストを向上させるこ
とのできる液晶表示装置を提供することにある。 本発明の他の目的は、TFTへの入射光に起因するTFTの
オフ特性の劣化を低減した液晶表示装置を提供すること
である。 本発明の他の目的は、TFTのオフ特性を改善すると共
に液晶に加わる直流成分を押さえることのできる液晶表
示装置を提供することである。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減することが可能な
技術を提供することにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の点欠陥を見にくくすることが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の画素が不良となる点欠陥を低減すると共に、液晶
表示部の黒むらを低減することが可能な技術を提供する
ことにある。 本発明の他の目的は、液晶表示装置において、前記目
的を達成すると共に、走査信号線の抵抗値を低減しかつ
画素の画素電極と走査信号線との短絡に起因する点欠陥
を低減することが可能な技術を提供することにある。 本発明の他の目的は、前記黒むらを低減すると共に、
前記黒むらを低減する保持容量素子の電極の断線を防止
することが可能な技術を提供することにある。 本発明の他の目的は、液晶表示装置において、簡単な
構成で前記黒むらを低減することが可能な技術を提供す
ることにある。 本発明の他の目的は、液晶表示装置において、液晶表
示部の液晶に加わる直流成分を低減し、前記黒むらを低
減することが可能な技術を提供することにある。 本発明の前記ならびにその他の目的と新規な特徴は、
本明細書の記述及び添付図面によって明らかになるであ
ろう。 〔課題を解決するための手段〕 第1A図に示す本発明の実施例IIIによれば、画素電極I
TO1〜ITO3間のすきまを埋めるように、遮光膜1,2が設け
られる。 第1B図に示す本発明の実施例IVによれば、上記遮光膜
3,4は隣りの走査線GLに電気的に接続される。 〔作用〕 実施例IIIによれば、画素電極間のすきまを通してバ
ックライト等の光が漏れるという問題がほぼ解消され
る。 実施例VIによれば、遮光膜3,4（隣りの走査線GL）と
各分割画素電極間に等価的にコンデンサを形成すること
ができる。 以下、本発明の構成について、アクティブ・マトリッ
クス方式のカラー液晶表示装置に本発明を適用した一実
施例とともに説明する。 なお、実施例を説明するための全図において、同一機
能を有するものは同一符号を付け、その繰り返しの説明
は省略する。 また、先願（特願昭62−309601号）の実施例は（実施
例Ｉ）及び（実施例II）で第2A図〜第14図を参照して先
に説明し、その改良技術を（実施例III）及び（実施例I
V）で第1A図、第1B図を参照して後で説明する。 〔実施例〕 （実施例Ｉ） 本発明の実施例Ｉであるアクティブ・マトリックス方
式のカラー液晶表示装置の液晶表示部の一画素を第2A図
（要部平面図）で示し、第2A図のII−II切断線で切った
断面を第2B図で示す。また、第３図（要部平面図）に
は、第2A図に示す画素を複数配置した液晶表示部の要部
を示す。 第2A図乃至第３図に示すように、液晶表示装置は、下
部透明ガラス基板SUB1の内側（液晶側）の表面上に、薄
膜トランジスタTFT及び透明画素電極ITOを有する画素が
構成されている。下部透明ガラス基板SUB1は、例えば、
1.1［mm］程度の厚さで構成されている。 各画素は、隣接する２本の走査信号線（ゲート信号線
又は水平信号線）GLと、隣接する２本の映像信号線（ド
レイン信号線又は垂直信号線）DLとの交差領域内（４本
の信号線で囲まれた領域内）に配置されている。走査信
号線GLは、第2A図及び第３図に示すように、列方向に延
在し、行方向に複数本配置されている。映像信号線DL
は、行方向に延在し、列方向に複数本配置されている。 各画素の薄膜トランジスタTFTは、画素内において３
つ（複数）に分割され、薄膜トランジスタ（分割薄膜ト
ランジスタ）TFT1、TFT2及びTFT3で構成されている。薄
膜トランジスタTFT1〜TFT3の夫々は、実質的に同一サイ
ズ（チャンネル長と幅が同じ）で構成されている。この
分割された薄膜トランジスタTFT1〜TFT3の夫々は、主
に、ゲート電極GT、絶縁膜GI、ｉ型（真性、intrinsi
c、導電型決定不純物がドープされていない）非晶質Si
半導体層AS、一対のソース電極SD1及びドレイン電極SD2
で構成されている。なお、ソース・ドレインは本来その
間のバイアス極性によって決まり、本表示装置の回路で
はその極性は動作中反転するので、ソース・ドレインは
動作中入れ替わると理解されたい。しかし以下の説明で
も、便宜上一方をソース、他方をドレインと固定して表
現する。 前記ゲート電極GTは、第４図（所定の製造工程におけ
る要部平面図）に詳細に示すように、走査信号線GLから
行方向（第2A図及び第４図において下方向）に突出する
Ｔ字形状で構成されている（Ｔ字形状に分岐されてい
る）。つまり、ゲート電極GTは、映像信号線DLと実質的
に平行に延在するように構成されている。ゲート電極GT
は、薄膜トランジスタTFT1〜TFT3の夫々の形成領域まで
突出するように構成されている。薄膜トランジスタTFT1
〜TFT3の夫々のゲート電極GTは、一体に（共通ゲート電
極として）構成されており、同一の走査信号線GLに連続
して形成されている。ゲート電極GTは、薄膜トランジス
タTFTの形成領域において大きい段差をなるべく作らな
いように、単層の第１導電膜g1で構成する。第１導電膜
g1は、例えばスパッタで形成されたクロム（Cr）膜を用
い、1000［Å］程度の膜厚で形成する。 このゲート電極GTは、第2A図、第2B図及び第５図に示
されているように、半導体層ASを完全に覆うよう（下方
からみて）それより大き目に形成される。従って、基板
SUB1の下方に蛍光灯等のバックライトを取付けた場合、
この不透明のCrゲート電極GTが影となって、半導体層AS
にはバックライト光が当たらず、前述した光照射による
導電現象すなわちTFTのオフ特性劣化は起きにくくな
る。なお、ゲート電極GTの本来の大きさは、ソース・ド
レイン電極SD1とSD2間をまたがるに最低限必要な（ゲー
ト電極とソース・ドレイン電極の位置合わせ余裕分も含
めて）幅を持ち、チャンネル幅Ｗを決めるその奥行き長
さはソース・ドレイン電極間の距離（チャンネル長）Ｌ
との比、即ち相互コンダクタンスgmを決定するファクタ
W/Lをいくつにするかによって決められる。 本実施例におけるゲート電極の大きさは勿論、上述し
た本来の大きさよりも大きくされる。 ゲート電極GTのゲート及び遮光の機能面からだけで考
えれば、ゲート電極及びその配線GLは単一の層で一体に
形成しても良く、この場合不透明導電材料としてSiを含
有させたAl、純Al、及びPdを含有させたAl等を選ぶこと
ができる。 前記走査信号線GLは、第１導電膜g1及びその上部に設
けられた第２導電膜g2からなる複合膜で構成されてい
る。この走査信号線GLの第１導電膜g1は、前記ゲート電
極GTの第１導電膜g1と同一製造工程で形成され、かつ一
体に構成されている。第２導電膜g2は、例えば、スパッ
タで形成されたアルミニウム（Al）膜を用い、2000〜40
00［Å］程度の膜厚で形成する。第２導電膜g2は、走査
信号線GLの抵抗値を低減し、信号伝達速度の高速化（画
素の情報の書込特性）を図ることができるように構成さ
れている。 また、走査信号線GLは、第１導電膜g1の幅寸法に比べ
て第２導電膜g2の幅寸法を小さく構成している。すなわ
ち、走査信号線GLは、その側壁の段差形状をゆるやかに
することができるので、その上層の絶縁膜GIの表面を平
坦化できるように構成されている。 絶縁膜GIは、薄膜トランジスタTFT1〜TFT3の夫々のゲ
ート絶縁膜として使用される。絶縁膜GIは、ゲート電極
GT及び走査信号線GLの上層に形成されている。絶縁膜GI
は、例えば、プラズマCVDで形成された窒化珪素膜を用
い、3000［Å］程度の膜厚で形成する。前述のように、
絶縁膜GIの表面は、薄膜トランジスタTFT1〜TFT3の夫々
の形成領域、及び走査信号線GL形成領域において平坦化
されている。 ｉ型半導体層ASは、第５図（所定の製造工程における
要部平面図）で詳細に示すように、複数に分割された薄
膜トランジスタTFT1〜TFT3の夫々のチャネル形成領域と
して使用される。複数に分割された薄膜トランジスタTF
T1〜TFT3の夫々のｉ型半導体層ASは、画素内において一
体に構成されている。すなわち、画素の分割された複数
の薄膜トランジスタTFT1〜TFT3の夫々は、１つの（共通
の）ｉ型半導体層ASの島領域で構成されている。ｉ型半
導体層ASは、アモーファスシリコン膜又は多結晶シリコ
ン膜で形成し、約1800［Å］程度の膜厚で形成する。 このｉ型半導体層ASは、供給ガスの成分を変えてSi3N
4ゲート絶縁膜GIの形成に連続して、同じプラズマCVD装
置で、しかもその装置から外部に露出することなく形成
される。また、オーミックコンタクト用のＰをドープし
たN+層もd0（第2B図）も同様に連続して約400［Å］の
厚さに形成される。しかる後、基板SUB1はCVD装置から
外に取り出され、写真処理技術により、N+層d0及びｉ層
ASは第2A図、第2B図及び第５図に示すように独立した島
にパターニングされる。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3の夫々のｉ型半導体層ASを一体に構成する
ことにより、薄膜トランジスタTFT1〜TFT3の夫々に共通
のドレイン電極SD2がｉ型半導体層AS（実際には、第１
導電膜g1の膜厚、N+型半導体層d0の膜厚及びｉ型半導体
層ASの膜厚とを加算した膜厚に相当する段差）をドレイ
ン電極SD2側からｉ型半導体層AS側に向って１度乗り越
えるだけなので、ドレイン電極SD2が断線する確率が低
くなり、点欠陥の発生する確率を低減することができ
る。つまり、本実施例Ｉでは、ドレイン電極SD2がｉ型
半導体層ASの段差を乗り越える際に画素内に発生する点
欠陥が３分の１に低減できる。 また、本実施例Ｉのレイアウトと異なるが、ｉ型半導
体層ASを映像信号線DLが直接乗り越え、この乗り越えた
部分の映像信号線DLをドレイン電極SD2として構成する
場合、映像信号線DL（ドレイン電極SD2）がｉ型半導体
層ASを乗り越える際の断線に起因する線欠陥の発生する
確率を低減することができる。つまり、画素の複数に分
割された薄膜トランジスタTFT1〜TFT3の夫々のｉ型半導
体層ASを一体に構成することにより、映像信号線DL（ド
レイン電極SD2）がｉ型半導体層ASを１度だけしか乗り
越えないためである（実際には、乗り始めと乗り終わり
の２度である）。 前記ｉ型半導体層ASは、第2A図及び第５図に詳細に示
すように、走査信号線GLと映像信号線DLとの交差部（ク
ロスオーバ部）の両者間まで延在させて設けられてい
る。この延在させたｉ型半導体層ASは、交差部における
走査信号線GLと映像信号線DLとの短絡を低減するように
構成されている。 画素の複数に分割された薄膜トランジスタTFT1〜TFT3
の夫々のソース電極SD1とドレイン電極SD2とは、第2A
図、第2B図及び第６図（所定の製造工程における要部平
面図）で詳細に示すように、ｉ型半導体層AS上に夫々離
隔して設けられている。ソース電極SD1、ドレイン電極S
D2の夫々は、回路のバイアス極性が変ると、動作上、ソ
ースとドレインが入れ替わるように構成されている。つ
まり、薄膜トランジスタTFTは、FETと同様に双方向性で
ある。 ソース電極SD1、ドレイン電極SD2の夫々は、N+型半導
体層d0に接触する下層側から、第２導電膜d1、第２導電
膜d2、第３導電膜d3を順次重ね合わせて構成されてい
る。ソース電極SD1の第１導電膜d1、第２導電膜d2及び
第３導電膜d3は、ドレイン電極SD2の夫々と同一製造工
程で形成される。 第１導電膜d1は、スパッタで形成したクロム膜を用
い、500〜1000［Å］の膜厚（本実施例では、600［Å］
程度の膜厚）で形成する。クロム膜は、膜厚を厚く形成
するとストレスが大きくなるので、2000［Å］程度の膜
厚を越えない範囲で形成する。クロム膜は、N+型半導体
層d0との接触が良好である。クロム膜は、後述する第２
導電膜d2のアルミニウムがN+型半導体層d0に拡散するこ
とを防止する、所謂バリア層を構成する。第１導電膜d1
としては、クロム膜の他に、高融点金属（Mo,Ti,Ta,W）
膜、高融点金属シリサイド（MoSi2,TiSi2,TaSi2,WSi2）
膜で形成してもよい。 第１導電膜d1を写真処理でパターニングした後、同じ
写真処理用マスクで或は第１導電膜d1をマスクとしてN+
層d0が除去される。つまり、ｉ層AS上に残っていたN+層
d0は第１導電膜d1以外の部分がセルフアラインで除去さ
れる。このとき、N+層d0はその厚さ分は全て除去される
ようエッチされるのでｉ層ASも若干その表面部分でエッ
チされるが、その程度はエッチ時間で制御すれば良い。 しかる後第２導電膜d2が、アルミニウムのスパッタリ
ングで3000〜4000［Å］の膜厚（本実施例では、3000
［Å］程度の膜厚）に形成される。アルミニウム膜は、
クロム膜に比べてストレスが小さく、厚い膜厚に形成す
ることが可能で、ソース電極SD1、ドレイン電極SD2及び
映像信号線DLの抵抗値を低減するように構成されてい
る。第２導電膜d2は、薄膜トランジスタTFTの動作速度
の高速化、及び映像信号線DLの信号伝達速度の高速化を
図ることができるように構成されている。つまり、第２
導電膜d2は、画素の書込特性を向上することができる。
第２導電膜d2としては、アルミニウム膜の他に、シリコ
ン（Si）や銅（Cu）を添加物として含有させたアルミニ
ウム膜で形成してもよい。 第２導電膜d2の写真処理技術によるパターニング後第
３導電膜d3が、スパッタで形成された透明導電膜（ITO:
ネサ膜）を用い、1000〜2000［Å］の膜厚（本実施例で
は、1200［Å］程度の膜厚）で形成される。この第３導
電膜d3は、ソース電極SD1、ドレイン電極SD2及び映像信
号線DLを構成すると共に、透明画素電極ITOを構成する
ようになっている。 ソース電極SD1の第１導電膜d1、ドレイン電極SD2の第
１導電膜d1の夫々は、上層の第２導電膜d2及び第３導電
膜d3に比べてチャネル形成領域側を大きいサイズで構成
している。つまり、第１導電膜d1は、第１導電膜d1と第
２導電膜d2及び第３導電膜d3との間の製造工程における
マスク合せずれが生じても、第２導電膜d2及び第３導電
膜d3に比べて大きいサイズ（第１導電膜d1〜第３導電膜
d3の夫々のチャネル形成領域側がオンザラインでもよ
い）になるように構成されている。ソース電極SD1の第
１導電膜d1、ドレイン電極SD2の第１導電膜d1の夫々
は、薄膜トランジスタTFTのゲート長Ｌを規定するよう
に構成されている。 このように、画素の複数に分割された薄膜トランジス
タTFT1〜TFT3において、ソース電極SD1、ドレイン電極S
D2の夫々の第１導電膜d1のチャネル形成領域側を第２導
電膜d2及び第３導電膜d3に比べて大きいサイズで構成す
ることにより、ソース電極SD1、ドレイン電極SD2の夫々
の第１導電膜d1間の寸法で、薄膜トランジスタTFTのゲ
ート長Ｌを規定することができる。第１導電膜d1間の離
隔寸法（ゲート長Ｌ）は、加工精度（パターンニング精
度）で規定することができるので、薄膜トランジスタTF
T1〜TFT3の夫々のゲート長Ｌを均一にすることができ
る。 ソース電極SD1は、前記のように、透明画素電極ITOに
接続されている。ソース電極SD1は、ｉ型半導体層ASの
段差形状（第１導電膜g1の膜厚、N+層d0の膜厚及びｉ型
半導体層ASの膜厚とを加算した膜厚に相当する段差）に
沿って構成されている。具体的には、ソース電極SD1
は、ｉ型半導体層ASの段差形状に沿って形成された第１
導電膜d1と、この第１導電膜d1の上部にそれに比べて透
明画素電極ITOと接続される側を小さいサイズで形成し
た第２導電膜d2と、この第２導電膜から露出する第１導
電膜d1に接続された第３導電膜d3とで構成されている。
ソース電極SD1の第１導電膜d1は、N+型半導体層d0との
接着性が良好であり、かつ、主に第２導電膜d2からの拡
散物に対するバリア層として構成されている。ソース電
極SD1の第２導電膜d2は、第１導電膜d1のクロム膜がス
トレスの増大から厚く形成できず、ｉ型半導体層ASの段
差形状を乗り越えられないので、このｉ型半導体層ASを
乗り越えるために構成されている。つまり、第２導電膜
d2は、厚く形成することでステップカバレッジを向上し
ている。第２導電膜d2は、厚く形成できるので、ソース
電極SD1の抵抗値（ドレイン電極SD2や映像信号線DLにつ
いても同様）の低減に大きく寄与している。第３導電膜
d3は、第２導電膜d2のｉ型半導体層ASに起因する段差形
状を乗り越えることができないので、第２導電膜d2のサ
イズを小さくすることで露出する第１導電膜d1に接続す
るように構成されている。第１導電膜d1と第３導電膜d3
とは、接着性が良好であるばかりか、両者間の接続部の
段差形状が小さいので、確実に接続することができる。 このように、薄膜トランジスタTFTのソース電極SD1
を、少なくとも、ｉ型半導体層ASに沿って形成されたバ
リア層としての第１導電膜d1と、この第１導電膜d1の上
部に形成された、第１導電膜に比べて比抵抗値が小さ
く、かつ第１導電膜に比べて小さいサイズの第２導電膜
d2とで構成し、この第２導電膜d2から露出する第１導電
膜d1に透明画素電極ITOである第３導電膜d3を接続する
ことにより、薄膜トランジスタTFTと透明画素電極ITOと
を確実に接続することができるので、断線に起因する点
欠陥を低減することができる。しかも、ソース電極SD1
は、第１導電膜d1によるバリア効果で、抵抗値の小さい
第２導電膜d2（アルミニウム膜）を用いることができる
ので、抵抗値を低減することができる。 ドレイン電極SD2は、映像信号線DLと一体に構成され
ており、同一製造工程で形成されている。ドレイン電極
SD2は、映像信号線DLと交差する列方向に突出したＬ字
形状で構成されている。つまり、画素の複数に分割され
た薄膜トランジスタTFT1〜TFT3の夫々のドレイン電極SD
2は、同一の映像信号線DLに接続されている。 前記透明画素電極ITOは、各画素毎に設けられてお
り、液晶表示部の画素電極の一方を構成する。透明画素
電極ITOは、画素の複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に対応して３つの透明画素電極（分割
透明画素電極）ITO1、ITO2及びITO3に分割されている。
透明画素電極ITO1は、薄膜トランジスタTFT1のソース電
極SD1に接続されている。透明画素電極ITO2は、薄膜ト
ランジスタTFT2のソース電極SD1に接続されている。透
明画素電極ITO3は、薄膜トランジスタTFT3のソース電極
SD1に接続されている。 透明画素電極ITO1〜ITO3の夫々は、薄膜トランジスタ
TFT1〜TFT3の夫々と同様に、実質的に同一サイズで構成
されている。透明画素電極ITO1〜ITO3の夫々は、薄膜ト
ランジスタTFT1〜TAT3の夫々のｉ型半導体層ASを一体に
構成してある（分割された夫々の薄膜トランジスタTFT
を一個所に集中的に配置してある）ので、Ｌ字形状で構
成している。 このように、隣接する２本の走査信号線GLと隣接する
２本の映像信号線DLとの交差領域内に配置された画素の
薄膜トランジスタTFTを複数の薄膜トランジスタTFT1〜T
FT3に分割し、この複数に分割された薄膜トランジスタT
FT1〜TFT3の夫々に複数に分割した透明画素電極ITO1〜I
TO3の夫々を接続することにより、画素の分割された一
部分（例えば、TFT1）が点欠陥になるだけで、画素の全
体としては点欠陥でなくなる（TFT2及びTFT3が点欠陥で
ない）ので、画素全体としての点欠陥を低減することが
できる。 また、前記画素の分割された一部の点欠陥は、画素の
全体の面積に比べて小さい（本実施例の場合、画素の３
分の１の面積）ので、前記点欠陥を見にくくすることが
できる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、画
素内の点欠陥の面積を均一にすることができる。 また、前記画素の分割された透明画素電極ITO1〜ITO3
の夫々を実質的に同一サイズで構成することにより、透
明画素電極ITO1〜ITO3の夫々と共通透明画素電極ITOと
で構成される夫々の液晶容量（Cpix）と、この透明画素
電極ITO1〜ITO3の夫々に付加される透明画素電極ITO1〜
ITO3とゲート電極GTとの重ね合せで生じる重ね合せ容量
（Cgs）とを均一にすることができる。つまり、透明画
素電極ITO1〜ITO3の夫々は液晶容量及び重ね合せ容量を
均一にすることができるので、この重ね合せ容量に起因
する液晶LCの液晶分子に印加されようとする直流成分を
均一とすることができ、この直流成分を相殺する方法を
採用した場合、各画素の液晶にかかる直流成分のばらつ
きを小さくすることができる。 薄膜トランジスタTFT及び透明画素電極ITO上には、保
護膜PSV1が設けられている。保護膜PSV1は、主に、薄膜
トランジスタTFTを湿気等から保護するために形成され
ており、透明性が高くしかも耐湿性の良いものを使用す
る。保護膜PSV1は、例えば、プラズマCVDで形成した酸
化珪素膜や窒化珪素膜で形成されており、8000［Å］程
度の膜厚で形成する。 薄膜トランジスタTFT上の保護膜PSV1の上部には、外
部光がチャネル形成領域として使用されるｉ型半導体層
ASに入射されないように、遮蔽膜LSが設けられている。
第2A図に示すように、遮蔽膜LSは、点線で囲まれた領域
内に構成されている。遮蔽膜LSは、光に対する遮蔽性が
高い、例えば、アルミニウム膜やクロム膜等で形成され
ており、スパッタで1000［Å］程度の膜厚に形成する。 従って、TFT1〜３の共通半導体層ASは上下にある遮光
膜LS及び大き目のゲート電極GTによってサンドイッチに
され、外部の自然光やバックライト光が当たらなくな
る。遮光膜LSとゲート電極GTは半導体層ASより大き目で
ほぼそれと相似形に形成され、両者の大きさはほぼ同じ
とされる（図では境界線が判るようGTをLSより小さ目に
描いている）。 なお、バックライトをSUB2側に取り付け、SUB1を観察
側（外部露出側）とすることもでき、この場合は遮光膜
LSはバックライト光の、ゲート電極GTは自然光の遮光体
として働く。 薄膜トランジスタTFTは、ゲート電極GTに正のバイア
スを印加すると、ソース−ドレイン間のチャネル抵抗が
小さくなり、バイアスを零にすると、チャネル抵抗は大
きくなるように構成されている。つまり、薄膜トランジ
スタTFTは、透明画素電極ITOに印加される電圧を制御す
るように構成されている。 液晶LCは、下部透明ガラス基板SUB1と上部透明ガラス
基板SUB2との間に形成された空間内に、液晶分子の向き
を設定する下部配向膜ORI1及び上部配向膜ORI2に規定さ
れ、封入されている。 下部配向膜ORI1は、下部透明ガラス基板SUB1側の保護
膜PSV1の上部に形成される。 上部透明ガラス基板SUB2の内側（液晶側）の表面に
は、カラーフィルタFIL、保護膜PSV2、共通透明画素電
極（COM）ITO及び前記上部配向膜ORI2が順次積層して設
けられている。 前記共通透明画素電極ITOは、下部透明ガラス基板SUB
1側に画素毎に設けられた透明画素電極ITOに対向し、隣
接する他の共通透明画素電極ITOと一体に構成されてい
る。この共通透明画素電極ITOには、コモン電圧Vcomが
印加されるように構成されている。コモン電圧Vcomは、
映像信号線DLに印加されるロウレベルの駆動電圧Vdmin
とハイレベルの駆動電圧Vdmaxとの中間電位である。 カラーフィルタFILは、アクリル樹脂等の樹脂材料で
形成される染色基材に染料を着色して構成されている。
カラーフィルタFILは、画素に対向する位置に各画素毎
に構成され、染め分けられている。すなわち、カラーフ
ィルタFILは、画素と同様に、隣接する２本の走査信号
線GLと隣接する２本の映像信号線DLとの交差領域内に構
成されている。各画素は、カラーフィルタFILの個々の
所定色フィルタ内において、複数に分割されている。 カラーフィルタFILは、次のように形成することがで
きる。まず、上部透明ガラス基板SUB2の表面に染色基材
を形成し、フォトリソグラフィ技術で赤色フィルタ形成
領域以外の染色基材を除去する。この後、染色基材を赤
色染料で染め、固着処理を施し、赤色フィルタＲを形成
する。次に、同様な工程を施すことによって、緑色フィ
ルタＧ、青色フィルタＢを順次形成する。 このように、カラーフィルタFILの各色フィルタを各
画素と対向する、交差領域内に形成することにより、カ
ラーフィルタFILの各色フィルタ間に、走査信号線GL、
映像信号線DLの夫々が存在するので、それらの存在に相
当する分、各画素とカラーフィルタFILの各色フィルタ
との位置合せ余裕寸法を確保する（位置合せマージンを
大きくする）ことができる。さらに、カラーフィルタFI
Lの各色フィルタを形成する際に、異色フィルタ間の位
置合せ余裕寸法を確保することができる。 すなわち、本実施例では、隣接する２本の走査信号線
GLと隣接する２本の映像信号線DLとの交差領域内に画素
を構成し、この画素を複数に分割し、この画素に対向す
る位置にカラーフィルタFILの各色フィルタを形成する
ことにより、前述の点欠陥を低減することができると共
に、各画素と各色フィルタとの位置合せ余裕寸法を確保
することができる。 保護膜PSV2は、前記カラーフィルタFILを異なる色に
染め分けた染料が液晶LCに漏れることを防止するために
設けられている。保護膜PSV2は、例えば、アクリル樹
脂，エポキシ樹脂等の透明樹脂材料で形成されている。 この液晶表示装置は、下部透明ガラス基板SUB1側、上
部透明ガラス基板SUB2側の夫々の層を別々に形成し、そ
の後、上下透明ガラス基板SUB1及びSUB2を重ね合せ、両
者間に液晶LCを封入することによって組み立てられる。 前記液晶表示部の各画素は、第３図に示すように、走
査信号線GLが延在する方向と同一列方向に複数配置さ
れ、画素列X1,X2,X3,X4,…の夫々を構成している。各画
素列X1,X2,X3,X4,…の夫々の画素は、薄膜トランジスタ
TFT1〜TFT3及び透明画素電極ITO1〜ITO3の配置位置を同
一に構成している。つまり、画素列X1,X3,…の夫々の画
素は、薄膜トランジスタTFT1〜TFT3の配置位置を左側、
透明画素電極ITO1〜ITO3の配置位置を右側に構成してい
る。画素列X1,X3,…の夫々の行方向の次段の画素列X2,X
4,…の夫々の画素は、画素列X1,X3,…の夫々の画素を前
記映像信号線DLに対して線対称で配置した画素で構成さ
れている。すなわち、画素列X2,X4,…の夫々の画素は、
薄膜トランジスタTFT1〜TFT3の配置位置を右側、透明画
素電極ITO1〜ITO3の配置位置を左側に構成している。そ
して、画素列X2,X4,…の夫々の画素は、画素列X1,X3,…
の夫々の画素に対し、列方向に半画素間隔移動させて
（ずらして）配置されている。つまり、画素列Ｘの各画
素間隔を1.0（1.0ピッチ）とすると、次段の画素列Ｘ
は、各画素間隔を1.0とし、前段の画素列Ｘに対して列
方向に0.5画素間隔（0.5ピッチ）ずれている。各画素間
を行方向に延在する映像信号線DLは、各画素列Ｘ間にお
いて、半画素間隔分（0.5ピッチ分）列方向に延在する
ように構成されている。 このように、液晶表示部において、薄膜トランジスタ
TFT及び透明画素電極ITOの配置位置が同一の画素を列方
向に複数配置して画素列Ｘを構成し、画素列Ｘの次段の
画素列Ｘを、前段の画素列Ｘの画素を映像信号線DLに対
して線対称で配置した画素で構成し、次段の画素列を前
段の画素列に対して半画素間隔移動させて構成すること
により、第７図（画素とカラーフィルタとを重ね合せた
状態における要部平面図）で示すように、前段の画素列
Ｘの所定色フィルタが形成された画素（例えば、画素列
X3の赤色フィルタＲが形成された画素）と次段の画素列
Ｘの同一色フィルタが形成された画素（例えば、画素列
X4の赤色フィルタＲが形成された画素）とを1.5画素間
隔（1.5ピッチ）離隔することができる。つまり、前段
の画素列Ｘの画素は、最っとも近傍の次段の画素列の同
一色フィルタが形成された画素と常時1.5画素間隔分離
隔するように構成されており、カラーフィルタFILはRGB
の三角形配置構造を構成できるようになっている。カラ
ーフィルタFILのRGBの三角形配置構造は、各色の混色を
良くすることができるので、カラー画像の解像度を向上
することができる。 また、映像信号線DLは、各画素列Ｘ間において、半画
素間隔分しか列方向に延在しないので、隣接する映像信
号線DLと交差しなくなる。したがって、映像信号線DLの
引き回しをなくしその占有面積を低減することができ、
又映像信号線DLの迂回をなくし多層配線構造を廃止する
ことができる。 この液晶表示部の構成を回路的に示すと、第９図（液
晶表示部の等価回路図）に示すようになる。第９図に示
す、XiG,Xi＋1G,…は、緑色フィルタＧが形成される画
素に接続された映像信号線DLである。XiB,Xi＋1B,…
は、青色フィルタＢが形成される画素に接続された映像
信号線DLである。Xi＋1R,Xi＋2R,…は、赤色フィルタＲ
が形成される画素に接続された映像信号線DLである。こ
れらの映像信号線DLは、映像信号駆動回路で選択され
る。Yiは前記第３図及び第７図に示す画素列X1を選択す
る走査信号線GLである。同様に、Yi＋1,Yi＋2,…の夫々
は、画素列X2,X3,…の夫々を選択する走査信号線GLであ
る。これらの走査信号線GLは、垂直走査回路に接続され
ている。 前記第2B図の中央部は一画素部分の断面を示している
が、左側は透明ガラス基板SUB1及びSUB2の左側縁部分で
外部引出配線の存在する部分の断面を示している。右側
は、透明ガラス基板SUB1及びSUB2の右側縁部分で外部引
出配線の存在しない部分の断面を示している。 第2B図の左側、右側の夫々に示すシール材SLは、液晶
LCを封止するように構成されており、液晶封入口（図示
していない）を除く透明ガラス基板SUB1及びSUB2の縁周
囲全体に沿って形成されている。シール材SLは、例え
ば、エポキシ樹脂で形成されている。 前記上部透明ガラス基板SUB2側の共通透明画素電極IT
Oは、少なくとも一個所において、銀ペースト材SILによ
って、下部透明ガラス基板SUB1側に形成された外部引出
配線に接続されている。この外部引出配線は、前述した
ゲート電極GT、ソース電極SD1、ドレイン電極SD2の夫々
と同一製造工程で形成される。 前記配向膜ORI1及びORI2、透明画素電極ITO、共通透
明画素電極ITO、保護膜PSV1及びPSV2、絶縁膜GIの夫々
の層は、シール材SLの内側に形成される。偏光板POL
は、下部透明ガラス基板SUB1、上部透明ガラス基板SUB2
の夫々の外側の表面に形成されている。 （実施例II） 本実施例IIは、前記液晶表示装置の液晶表示部の各画
素の開口率を向上すると共に、液晶にかかる直流成分を
小さくし、液晶表示部の点欠陥を低減しかつ黒むらを低
減した、本発明の他の実施例である。 本発明の実施例IIである液晶表示装置の液晶表示部の
一画素を第8A図（要部平面図）に、また同図の左下方に
示した太い実線枠Ｂに囲まれた部分（TFT3とその周辺
部）を３倍に拡大した図を第８図に示す。 本実施例IIの液晶表示装置は、第8A及び8B図に示すよ
うに、液晶表示部の各画素内のｉ型半導体層ASを薄膜ト
ランジスタTFT1〜TFT3毎に分割して構成されている。つ
まり、画素の複数に分割された薄膜トランジスタTFT1〜
TFT3の夫々は、独立したｉ型半導体層ASの島領域で構成
されている。 このように構成される画素は、映像信号線DLの延在す
る行方向に、薄膜トランジスタTFT1〜TFT3の夫々を均等
に分散し配置することができるので、薄膜トランジスタ
TFT1〜TFT3の夫々に接続される透明画素電極ITO1〜ITO3
の夫々を方形状で構成することができる。方形状で構成
される透明画素電極ITO1〜ITO3の夫々は、画素内におい
て隣接する透明画素電極ITO間の行方向における離隔面
積を低減する（前記第2A図に斜線で示した領域に相当す
る面積を低減する）ことができるので、面積（開口率）
を向上することができる。 また、第８図に符号Ａを付けて点線で囲んで示すよう
に、透明画素電極ITO1〜ITO3の夫々の形状を変化させる
場合は、走査信号線GL又は映像信号線DLに対して傾斜す
る角度を有する線（例えば、45度の角度の線）で変化さ
せる。つまり、透明画素電極ITO1〜ITO3の夫々は、走査
信号線GL又は映像信号線DLと平行な線或は直交する線で
形状を変化させた場合に比べて、透明画素電極ITO間の
離隔面積を低減することができるので、開口率を向上す
ることができる。 また、透明画素電極ITO1〜ITO3の夫々は、薄膜トラン
ジスタTFTと接続される辺と対向する反対側の辺におい
て、行方向の次段の走査信号線GLと重ね合わされてい
る。この重ね合せは、薄膜トランジスタTFT1〜TFT3のゲ
ート電極GTと同様に、そのゲート電極GTを選択する走査
信号線DL（画素を選択する走査信号線DL）と隣接する次
段の走査信号線DLをＴ字形状に分岐させて行われてい
る。分岐させた走査信号線GLは、薄膜トランジスタTFT
のゲート電極GTと同様に、第１導電膜（クロム膜）g1の
単層で構成されている。前記重ね合せは、透明画素電極
ITO1〜ITO3の夫々を一方の電極とし、次段の走査信号線
GLを容量電極線として用いてそれから分岐された部分を
他方の電極とする保持容量素子（静電容量素子）Caddを
構成する。この保持容量素子Caddの誘電体膜は、薄膜ト
ランジスタTFTのゲート絶縁膜として使用される絶縁膜G
Iと同一層で構成されている。 ゲート電極GTは、実施例Ｉと同様半導体層ASより大き
目に形成されるが、本実施例ではTFT1〜３が独立した半
導体層AS毎に形成されているため、各TFT毎に大き目の
パターンが形成されると共に、分岐したゲート配線GL
（g1）に連結される。 前記保持容量素子Caddの他のレイアウトを第10図（他
の例の一画素を示す要部平面図）に示し、前記第８図及
び第10図に記載される画素の等価回路を第11図（等価回
路図）に示す。第10図に示す画素の保持容量素子Cadd
は、透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐
させた部分（保持容量素子Caddの他方の電極）との重ね
合せ量を増加させ、保持容量を増加させている。基本的
には、第10図に示す保持容量素子Caddと前記第８図に示
す保持容量素子Caddとは同じである。第11図において、
前述と同様に、Cgsは薄膜トランジスタTFTのゲート電極
GT及びソース電極SD1で形成される重ね合せ容量であ
る。重ね合せ容量Cgsの誘電体膜は絶縁膜GIである。Cpi
xは透明画素電極ITO（PIX）及び共通透明画素電極ITO
（COM）間で形成される液晶容量である。液晶容量Cpix
の誘電体膜は液晶LC、保護膜PSV1及び配向膜ORI1,2であ
る。Vlcは中点電位である。 前記保持容量素子Caddは、TFTがスイッチングすると
き、中点電位（画素電極電位）Vlcに対するゲート電位
変化ΔVgの影響を低減するように働く。この様子を式で
表すと ΔVlc＝｛（Cgs/（Cgs＋Cadd＋Cpix）｝×ΔVg となる。ここでΔVlcはΔVgによる中点電位の変化分を
表わす。この変化分ΔVlcは液晶に加わる直流成分の原
因となるが、保持容量Caddを大きくすればする程その値
を小さくすることができる。また、保持容量Caddは放電
時間を長くする作用もあり、TFTがオフした後の映像情
報を長く蓄積する。液晶LCに印加される直流成分の低減
は、液晶LCの寿命を向上し、液晶表示画面の切り替え時
に前の画像が残る所謂焼き付きを低減することができ
る。 実施例１で述べたように、ゲート電極GTは半導体層AS
を完全に覆うよう大きくされている分、ソース・ドレイ
ン電極SD1、SD2とのオーバラップ面積が増え、従って寄
生容量Cgsが大きくなり中点電位Vlcはゲート（走査）信
号Vgの影響を受け易くなるという逆効果が生じる。しか
し、保持容量Caddを設けることによりこのデメリットも
解消することができる。 また、２本の走査信号線GLと２本の映像信号線DLとの
交差領域内に画素を有する液晶表示装置において、前記
２本の走査信号線GLのうちの一方の走査信号線GLで選択
される画素の薄膜トランジスタTFTを複数に分割し、こ
の分割された薄膜トランジスタTFT1〜TFT3の夫々に透明
画素電極ITOを複数に分割した夫々（ITO1〜ITO3）を接
続し、この分割された透明画素電極ITO1〜ITO3の夫々に
この画素電極ITOを一方の電極とし前記２本の走査信号
線DLのうちの他方の走査信号線DLを容量電極線として用
いて他方の電極とする保持容量素子Caddを構成すること
により、前述のように、画素の分割された一部分が点欠
陥になるだけで、画素の全体としては点欠陥でなくなる
ので、画素の点欠陥を低減することができると共に、前
記保持容量素子Caddで液晶LCに加わる直流成分を低減す
ることができるので、液晶LCの寿命を向上することがで
きる。特に、画素を分割することにより、薄膜トランジ
スタTFTのゲート電極GTとソース電極SD1又はドレイン電
極SD2との短絡に起因する点欠陥を低減することができ
ると共に、透明画素電極ITO1〜ITO3の夫々と保持容量素
子Caddの他方の電極（容量電極線）との短絡に起因する
点欠陥を低減することができる。後者側の点欠陥は本実
施例の場合３分の１になる。この結果、前記画素の分割
された一部の点欠陥は、画素の全体の面積に比べて小さ
いので、前記点欠陥を見にくくすることができる。 前記保持容量素子Caddの保持容量は、画素の書込特性
から、液晶容量Cpixに対して４〜８倍（４・Cpix＜Cadd
＜８・Cpix）、重ね合せ容量Cgsに対して８〜32倍（８
・Cgs＜Cadd＜32・Cgs）程度の値に設定する。 また、前記走査信号線GLを第１導電膜（クロム膜）g1
に第２導電膜（アルミニウム膜）g2を重ね合せた複合膜
で構成し、前記保持容量素子Caddの他方の電極つまり容
量電極線の分岐された部分を前記複合膜のうちの一層の
第１導電膜g1からなる単層膜で構成することにより、走
査信号線GLの抵抗値を低減し、書込特性を向上すること
ができると共に、保持容量素子Caddの他方の電極に基づ
く段差部に沿って確実に保持容量素子Caddの一方の電極
（透明画素電極ITO）を絶縁膜GI上に接着させることが
できるので、保持容量素子Caddの一方の電極の断線を低
減することができる。 また、保持容量素子Caddの他方の電極を単層の第１導
電膜g1で構成し、アルミニウム膜である第２導電膜g2を
構成しないことにより、アルミニウム膜のヒロックによ
る保持容量素子Caddの他方の電極と一方の電極との短絡
を防止することができる。 前記保持容量素子Caddを構成するために重ね合わされ
る透明画素電極ITO1〜ITO3の夫々と容量電極線の分岐さ
れた部分との間の一部には、前記ソース電極SD1と同様
に、分岐された部分の段差形状を乗り越える際に透明画
素電極ITOが断線しないように、第１導電膜d1及び第２
導電膜d2で構成された島領域が設けられている。この島
領域は、透明画素電極ITOの面積（開口率）を低下しな
いように、できる限り小さく構成する。 このように、前記保持容量素子Caddの一方の電極とそ
の誘電体膜として使用される絶縁膜GIとの間に、第１導
電膜d1とその上に形成された第１導電膜d1に比べて比抵
抗値が小さくかつサイズが小さい第２導電膜d2とで形成
された下地層を構成し、前記一方の電極（第３導電膜d
3）を前記下地層の第２導電膜d2から露出する第１導電
膜d1に接続することにより、保持容量素子Caddの他方の
電極に基づく段差部に沿って確実に保持容量素子Caddの
一方の電極を接着させることができるので、保持容量素
子Caddの一方の電極の断線を低減することができる。 前記画素の透明画素電極ITOに保持容量素子Caddを設
けた液晶表示装置の液晶表示部は、第13図（液晶表示部
を示す等価回路図）に示すように構成されている。液晶
表示部は、画素、走査信号線GL及び映像信号線DLを含む
単位基本パターンの繰返しで構成されている。容量電極
線として使用される最終段の走査信号線GL（又は初段の
走査信号線GL）は、第13図に示すように、共通透明画素
電極（Vcom）ITOに接続する。共通透明画素電極ITOは、
前記第2B図に示すように、液晶表示装置の周縁部におい
て銀ペースト材SLによって外部引出配線に接続されてい
る。しかも、この外部引出配線の一部の導電層（g1及び
g2）は走査信号線GLと同一製造工程で構成されている。
この結果、最終段の走査信号線GL（容量電極線）は、共
通透明画素電極ITOに簡単に接続することができる。 このように、容量電極線の最終段を前記画素の共通透
明画素電極（Vcom）ITOに接続することにより、最終段
の容量電極線は外部引出配線の一部の導電層と一体に構
成することができ、しかも共通透明画素電極ITOは前記
外部引出配線に接続されているので、簡単な構成で最終
段の容量電極線を共通透明画素電極ITOに接続すること
ができる。 また、液晶表示装置は、先に本願出願人によって出願
された特願昭62−95125号に記載される直流相殺方式（D
Cキャンセル方式）に基づき、第12図（タイムチャー
ト）に示すように、走査信号線DLの駆動電圧を制御する
ことによってさらに液晶LCに加わる直流成分を低減する
ことができる。第12図において、Viは任意の走査信号線
GLの駆動電圧、Vi＋１はその次段の走査信号線GLの駆動
電圧である。Veeは走査信号線GLに印加されるロウレベ
ルの駆動電圧Vdmin、Vddは走査信号線GLに印加されるハ
イレベルの駆動電圧Vdmaxである。各時刻ｔ＝t1〜t4に
おける中点電位Vlc（第11図参照）の電圧変化分ΔV1〜
ΔV4は次のようになる。 ｔ＝t1:ΔV1＝−（Cgs/C）・V2 ｔ＝t2:ΔV2＝＋（Cgs/C）・（V1＋V2）−（Cadd/C）・
V2 ｔ＝t3:ΔV3＝−（Cgs/C）・V1＋（Cadd/C）・（V1＋V
2） ｔ＝t4:ΔV4＝−（Cadd/C）・V1 ただし、画素の合計の容量:C＝Cgs＋Cpix＋Cadd ここで、走査信号線GLに印加される駆動電圧が充分で
あれば（下記
【注】参照）、液晶LCに加わる直流電圧
は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。
は、 ΔV3＋ΔV4＝（Cadd・V2−Cgs・V1）/C となるので、Cadd・V2＝Cgs・V1＝０とすると、液晶LC
に加わる直流電圧は０になる。
以上説明したように、本発明の実施例によれば、無対
策の場合、分割画素間のすきまから漏れてしまう光を、
その間に設けた遮光膜によって遮るため、コントラスト
が向上するという効果がある。
策の場合、分割画素間のすきまから漏れてしまう光を、
その間に設けた遮光膜によって遮るため、コントラスト
が向上するという効果がある。
第2A図〜第14図は本出願人により先に提案した特願昭62
−309601号の実施例と同じ実施例を示し、第1A図及び第
1B図はそれに改良を加えた実施例を示す図であり、それ
ぞれの図は下記の通りである。 第1A図は、本発明の実施例IIIであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第1B図は、本発明の実施例IVであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2B図は、前記第2A図のII−II切断線で切った部分とシ
ール部周辺部の断面図、 第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第2A図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第8A図は、本発明の実施例IIであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図であり、第8B図はその一部拡大図、 第９図は、本発明の実施例I,IIの夫々であるアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
を示す等価回路図、 第10図は、前記第８図に示す画素と異なるレイアウトの
一画素を示す要部平面図、 第11図は、前記第８図、第10図の夫々に記載される画素
の等価回路図、 第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第13図、第14図の夫々は、本発明の実施例IIであるアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図である。 図中、１〜４……分割画素間遮光膜、SUB……透明ガラ
ス基板、GL……走査信号線、DL……映像信号線、GI……
絶縁膜、GT……ゲート電極、AS……ｉ型半導体層、SD…
…ソース電極又はドレイン電極、PSV……保護膜、LS…
…遮光膜、LC……液晶、TFT……薄膜トランジスタ、ITO
（COM）……透明画素電極、g,d……導電膜、Cadd……保
持容量素子、Cgs……重ね合せ容量、Cpix……液晶容量
である。
−309601号の実施例と同じ実施例を示し、第1A図及び第
1B図はそれに改良を加えた実施例を示す図であり、それ
ぞれの図は下記の通りである。 第1A図は、本発明の実施例IIIであるアクティブ・マト
リックス方式のカラー液晶表示装置の液晶表示部の一画
素を示す要部平面図、 第1B図は、本発明の実施例IVであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2A図は、本発明の実施例Ｉであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図、 第2B図は、前記第2A図のII−II切断線で切った部分とシ
ール部周辺部の断面図、 第３図は、前記第2A図に示す画素を複数配置した液晶表
示部の要部平面図、 第４図乃至第６図は、前記第2A図に示す画素の所定の製
造工程における要部平面図、 第７図は、前記第３図に示す画素とカラーフィルタとを
重ね合せた状態における要部平面図、 第8A図は、本発明の実施例IIであるアクティブ・マトリ
ックス方式のカラー液晶表示装置の液晶表示部の一画素
を示す要部平面図であり、第8B図はその一部拡大図、 第９図は、本発明の実施例I,IIの夫々であるアクティブ
・マトリックス方式のカラー液晶表示装置の液晶表示部
を示す等価回路図、 第10図は、前記第８図に示す画素と異なるレイアウトの
一画素を示す要部平面図、 第11図は、前記第８図、第10図の夫々に記載される画素
の等価回路図、 第12図は、直流相殺方式による走査信号線の駆動電圧を
示すタイムチャート、 第13図、第14図の夫々は、本発明の実施例IIであるアク
ティブ・マトリックス方式のカラー液晶表示装置の液晶
表示部を示す等価回路図である。 図中、１〜４……分割画素間遮光膜、SUB……透明ガラ
ス基板、GL……走査信号線、DL……映像信号線、GI……
絶縁膜、GT……ゲート電極、AS……ｉ型半導体層、SD…
…ソース電極又はドレイン電極、PSV……保護膜、LS…
…遮光膜、LC……液晶、TFT……薄膜トランジスタ、ITO
（COM）……透明画素電極、g,d……導電膜、Cadd……保
持容量素子、Cgs……重ね合せ容量、Cpix……液晶容量
である。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 鎗田 克彦 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内 (72)発明者 鈴木 弘史 千葉県茂原市早野3300番地 株式会社日 立製作所茂原工場内
Claims (2)
- 【請求項１】透明ガラス基板の内側の表面上に薄膜トラ
ンジスタ及び透明画素電極を有する多数の単位画素を構
成したアクティブ・マトリクス方式の液晶表示装置にお
いて、 前記単位画素は、隣接する２本の走査信号線と隣接する
２本の映像信号線との交差領域内に形成され、上記走査
信号線の１つと上記映像信号線の１つにより選択される
上記単位画素がそれぞれ複数に分割された薄膜トランジ
スタで構成されてそれぞれが独立した複数の透明画素電
極からなり、かつ上記複数の透明画素電極相互の隙間に
当該間隙をふさぐ遮光膜を配置したことを特徴とする液
晶表示装置。 - 【請求項２】透明ガラス基板の内側の表面上に薄膜トラ
ンジスタ及び透明画素電極を有する多数の単位画素を構
成したアクティブ・マトリクス方式の液晶表示装置にお
いて、 前記単位画素は、隣接する２本の走査信号線と隣接する
２本の映像信号線との交差領域内に形成され、上記走査
信号線の１つと上記映像信号線の１つにより選択される
上記単位画素がそれぞれ複数に分割された薄膜トランジ
スタで構成されてそれぞれが独立した複数の透明画素電
極からなり、かつ上記複数の透明画素電極相互の隙間に
当該隙間をふさぐと共に、上記走査信号線と電気的に接
続した遮光膜を配置したことを特徴とする液晶表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200388A JP2660532B2 (ja) | 1988-02-26 | 1988-02-26 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4200388A JP2660532B2 (ja) | 1988-02-26 | 1988-02-26 | 液晶表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01217323A JPH01217323A (ja) | 1989-08-30 |
| JP2660532B2 true JP2660532B2 (ja) | 1997-10-08 |
Family
ID=12624019
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4200388A Expired - Lifetime JP2660532B2 (ja) | 1988-02-26 | 1988-02-26 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2660532B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0572553A (ja) * | 1991-09-11 | 1993-03-26 | Hitachi Ltd | 液晶表示装置およびその製造方法 |
| US7206048B2 (en) | 2003-08-13 | 2007-04-17 | Samsung Electronics Co., Ltd. | Liquid crystal display and panel therefor |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233024B2 (ja) * | 1979-03-12 | 1987-07-17 | Daihen Corp |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0531626Y2 (ja) * | 1985-08-15 | 1993-08-13 |
-
1988
- 1988-02-26 JP JP4200388A patent/JP2660532B2/ja not_active Expired - Lifetime
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6233024B2 (ja) * | 1979-03-12 | 1987-07-17 | Daihen Corp |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01217323A (ja) | 1989-08-30 |
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