JPS637696B2 - - Google Patents
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- JPS637696B2 JPS637696B2 JP2674081A JP2674081A JPS637696B2 JP S637696 B2 JPS637696 B2 JP S637696B2 JP 2674081 A JP2674081 A JP 2674081A JP 2674081 A JP2674081 A JP 2674081A JP S637696 B2 JPS637696 B2 JP S637696B2
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- 230000005540 biological transmission Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L1/00—Arrangements for detecting or preventing errors in the information received
- H04L1/24—Testing correct operation
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
Description
【発明の詳細な説明】
この発明は、PCM通信などのパルス符号伝送
系の符号誤り率を表示する符号誤り率表示装置に
関するものである。DETAILED DESCRIPTION OF THE INVENTION The present invention relates to a code error rate display device for displaying a code error rate of a pulse code transmission system such as PCM communication.
第１図は従来の符号誤り率表示装置を示すブロ
ツク図である。この図で、計数回路１は入力端子
２に加えられるクロツクパルスを計数して誤り符
号パルスの測定時間を決定するもので、ｍ個の10
進カウンタで構成されている。計数回路３は入力
端子４に加えられる前記クロツクパルスに同期し
た誤り符号パルスを前記測定時間の間計数するも
ので、ｎ個の10進カウンタで構成されている。計
数回路３の計数値のうち、上Ｉ桁（≦ｎ）の数値
を上１桁と２桁の間に小数点を入れて記憶回路５
に記憶し、前記測定時間の終了後、表示回路６に
加える。また、桁数検出回路７は計数回路３の１
桁からｎ桁までのそれぞれの桁の計数出力を受領
して、計数回路３の計数値の有効桁数ｘ（≦ｎ）
を検出するもので、計数回路３のそれぞれの桁の
計数出力を、その桁が１以上計数したことを確認
できるｎ個のフリツプフロツプ回路にそれぞれ加
えて、それらの出力の“１”または“０”の状態
から桁数ｘを検出したのち、ｙ＝ｍ−（ｘ−−１）
の値に置き換えて出力する。 FIG. 1 is a block diagram showing a conventional code error rate display device. In this figure, the counting circuit 1 counts the clock pulses applied to the input terminal 2 to determine the measurement time of the error code pulse.
It consists of a digit counter. The counting circuit 3 counts the error code pulses synchronized with the clock pulse applied to the input terminal 4 during the measurement time, and is composed of n decimal counters. Of the counted value of the counting circuit 3, the upper I digit (≦n) is stored in the memory circuit 5 by inserting a decimal point between the upper 1st and 2nd digit.
and is added to the display circuit 6 after the end of the measurement time. In addition, the digit number detection circuit 7 is one of the counting circuits 3.
Receive the count output of each digit from digit to n digit, and calculate the number of significant digits x (≦n) of the count value of the counting circuit 3.
The counting output of each digit of the counting circuit 3 is added to n flip-flop circuits that can confirm that the digit has counted 1 or more, and the outputs of these are "1" or "0". After detecting the number of digits x from the state, y=m-(x--1)
Replace it with the value of and output it.
たとえば、ｎ＝３として、３個のフリツプフロ
ツプ回路の出力状態が“000”のときはｘ＝１，
“100”のときはｘ＝２、“110”のときはｘ＝３と
して検出する。ここでｘ＝３、ｍ＝８とすれば、
ｙ＝６に置き換えて出力する。桁数検出回路７で
検出して置換された値ｙは、記憶回路８に記憶さ
れ、前記測定時間の終了後、表示回路６に加えら
れる。したがつて、表示回路６に表示される符号
誤り率は、〔誤り符号パルスの数／10m（測定時
間）〕となり、計数回路３の計数値を桁数検出回
路７の出力を考慮して、上１桁と２桁の間に小数
点を入れた上ｌ桁（≦ｎ）の数値を表示してい
る。 For example, when n=3 and the output states of three flip-flop circuits are “000”, x=1,
When "100" is detected, x=2, and when "110", x=3 is detected. Here, if x=3 and m=8,
Replace it with y=6 and output. The value y detected and replaced by the digit number detection circuit 7 is stored in the storage circuit 8, and is added to the display circuit 6 after the measurement time ends. Therefore, the code error rate displayed on the display circuit 6 is [number of error code pulses/10 m (measurement time)], and the count value of the counting circuit 3 is calculated by considering the output of the number of digits detection circuit 7. , the numerical value of the first l digits (≦n) is displayed with a decimal point between the first and second digits.
すなわち、誤り符号パルスの数を“353”、測定
時間を108とすれば、ｘ＝３、ｍ＝８であるから、
ｙ＝６となり、またｌ＝２とすれば、誤り符号パ
ルスの数値は3.5となる。結局、表示回路６には
符号誤り率が、3.5×10-6として表示される。な
お、測定時間が108ということは、クロツクパル
スの繰返し周波数を1MHzとすれば、測定時間は
１×10-6×108＝102（秒）ということである。 That is, if the number of error code pulses is "353" and the measurement time is 108 , then x=3 and m=8, so
If y=6 and l=2, the value of the error code pulse will be 3.5. In the end, the code error rate is displayed on the display circuit 6 as 3.5×10 -6 . Note that the measurement time of 10 8 means that if the repetition frequency of the clock pulse is 1 MHz, the measurement time is 1×10 -6 ×10 8 =10 2 (seconds).
しかしながら、従来の符号誤り率は測定時間を
一定にして表示しているので、測定時間内に誤り
符号パルスがバースト的に発生しても、またラン
ダムに発生しても符号誤り率はすべて測定時間ご
とに平均して表示されてしまい、誤り符号パルス
の発生状態に対応して符号誤り率を表示すること
ができなかつた。 However, since the conventional code error rate is displayed with the measurement time constant, even if error code pulses occur in bursts or randomly within the measurement time, the code error rate will be calculated over the measurement time. Therefore, it was not possible to display the code error rate in accordance with the generation state of the error code pulse.
この発明はこれらの問題にかんがみなされたも
ので、符号誤り率を従来の〔誤り符号パルスの
数／10m（測定時間）〕から、〔所定数の誤り符号パ
ルス／誤り符号パルスが所定数発生したときのク
ロツクパルスの数（測定時間）〕にして誤り符号
パルスがある一定量になつたときのクロツクパル
ス数から、その比に相当するあらかじめ記憶され
た値を選択して表示することにより、誤り符号パ
ルスが多いときは測定時間を短くして表示を早く
行い、また誤り符号パルスが少ないときは測定時
間を長くして表示し、誤り符号パルスの発生状態
に対応して符号誤り率を表示するようにした符号
誤り率表示装置を提供するものである。以下、こ
の発明について説明する。 This invention was developed in consideration of these problems, and the code error rate was changed from the conventional [number of error code pulses/10 m (measurement time)] to [predetermined number of error code pulses/predetermined number of error code pulses generated]. By selecting and displaying a pre-stored value corresponding to the ratio of the number of clock pulses when the error code pulse reaches a certain amount (measurement time)], the error code can be determined. When there are many pulses, the measurement time is shortened and displayed quickly, and when there are few error code pulses, the measurement time is lengthened and displayed, and the code error rate is displayed according to the state of occurrence of error code pulses. The present invention provides a code error rate display device with the following features. This invention will be explained below.
第２図はこの発明の一実施例を示すブロツク図
である。符号２，４〜８は第１図と同じものであ
り、９は計数回路で、入力端子４に加えられる誤
り符号パルスを所定の数だけ計数して出力するも
ので、ｋ個の10進カウンタで構成されている。１
０も計数回路で、計数回路９の出力を受領して計
数回路９で所定数の誤り符号パルスを計数するま
で、入力端子２に加えられる前記誤り符号パルス
に同期したクロツクパルスを計数し出力するもの
で、ｊ個の10進カウンタで構成されている。１１
は誤り率選択回路で、リード・オンリイ・メモリ
（ROM）などで構成されており、所定数の誤り
符号パルス数10k個に対するクロツクパルス数Ｓ
（≦10j）の上Ｐ桁の数Spの比10k／Spで、その比
の値の上Ｐ桁の数値を上１桁と２桁の間に小数点
を入れてＷとし、Ｐ桁の数Spに対応させてあらか
じめ記憶しておく。 FIG. 2 is a block diagram showing one embodiment of the present invention. Reference numerals 2, 4 to 8 are the same as in Fig. 1, and 9 is a counting circuit that counts and outputs a predetermined number of error code pulses applied to the input terminal 4, and consists of k decimal counters. It consists of 1
0 is also a counting circuit which receives the output of the counting circuit 9 and counts and outputs clock pulses synchronized with the error code pulses applied to the input terminal 2 until the counting circuit 9 counts a predetermined number of error code pulses. It consists of j decimal counters. 11
is an error rate selection circuit, which is composed of a read-only memory (ROM), etc., and is configured to select the number of clock pulses S for a predetermined number of error code pulses, 10 k .
(≦10 j ) The ratio of the number S p of the first P digits is 10 k /S p , and the numerical value of the first P digits of the value of the ratio is set as W by inserting a decimal point between the first and second digits, and P It is stored in advance in correspondence with the number of digits S p .
この記憶内容Ｗの中から計数回路９で計数され
る出力に対する計数回路１０で計数される出力の
比に相当する記憶内容W1を選択して出力する。
選択出力された記憶内容W1は記憶回路５に記憶
され、計数回路９の出力によつて表示回路６に加
えられる。 From among the stored contents W, the stored contents W 1 corresponding to the ratio of the output counted by the counting circuit 10 to the output counted by the counting circuit 9 are selected and output.
The selectively outputted storage content W 1 is stored in the storage circuit 5 and added to the display circuit 6 by the output of the counting circuit 9 .
また、桁数検出回路７は計数回路１０で計数さ
れる計数値の桁数ｑ（≦ｊ）を検出したのち、Ｚ
＝ｑ−ｐの値に置換して出力し、記憶回路８に記
憶したあと計数回路９の出力によつて表示回路６
に加えられる。したがつて、誤り率選択回路１１
で選択出力された記憶内容W1は、桁数検出回路
７の出力Ｚを考慮して符号誤り率として表示回路
６に表示される。 Further, the digit number detection circuit 7 detects the number of digits q (≦j) of the count value counted by the counting circuit 10, and then Z
= q-p and output it, and after storing it in the memory circuit 8, the output of the counting circuit 9 causes the display circuit 6 to
added to. Therefore, the error rate selection circuit 11
The memory content W 1 selectively outputted in is displayed on the display circuit 6 as a code error rate in consideration of the output Z of the digit number detection circuit 7 .
すなわち、所定の誤り符号パルスの数を100（ｋ
＝２）とし、このときのクロツクパルス数を
12436578（ｑ＝８）とし、Ｐ＝２とすれば、クロ
ツクパルス数は、12×106，Ｒ＝２とすれば、W1
＝100／12≒8.3、さらに、ｑ＝８、Ｐ＝２である
からＺ＝６となる。したがつて、符号誤り率は、
8.3×10-6として表示される。 That is, the number of predetermined error code pulses is set to 100(k
= 2), and the number of clock pulses at this time is
If 12436578 (q=8) and P=2, the number of clock pulses is 12×10 6 , and if R=2, W 1
=100/12≒8.3, and since q=8 and P=2, Z=6. Therefore, the bit error rate is
Displayed as 8.3×10 -6 .
なお、上述の実施例では誤り率選択回路１１に
はあらかじめ所定数の誤り符号パルスに対するク
ロツクパルス数の上Ｐ桁の値の比で、その比の上
Ｒ桁の数値を記憶しているが、記憶容量が大きけ
れば、所定数の誤り符号パルスに対するクロツク
パルス数の全桁数の値の比を記憶して表示しても
よい。 In the above embodiment, the error rate selection circuit 11 stores in advance the ratio of the upper P digits of the clock pulse number to a predetermined number of error code pulses, and the value of the upper R digits of the ratio is stored in advance. If the capacity is large, the ratio of the total number of digits of the number of clock pulses to a predetermined number of error code pulses may be stored and displayed.
以上説明したように、この発明によれば誤り符
号パルスの数を一定にして、そのときまでに発生
するクロツクパルス数を計数し、その比に相当す
る値をあらかじめ記憶された誤り符号パルスの数
に対するクロツクパルスの数の比の中から選択す
ることによつて、誤り符号パルスが多いときは測
定時間を短くして早く表示し、誤り符号パルスが
少ないときには測定時間を長くして表示すること
ができる。また、誤り符号パルスがバースト的に
発生しても、従来装置のように平均して表示され
ることなく、常に誤り符号パルスの発生状態に対
応して符号誤り率を表示することができる利点が
ある。 As explained above, according to the present invention, the number of error code pulses is kept constant, the number of clock pulses generated up to that point is counted, and a value corresponding to the ratio is calculated with respect to the number of error code pulses stored in advance. By selecting from among the ratios of the number of clock pulses, when there are many error code pulses, the measurement time can be shortened and displayed quickly, and when there are few error code pulses, the measurement time can be lengthened and displayed. Another advantage is that even if error code pulses occur in bursts, the code error rate can always be displayed in accordance with the generation state of error code pulses, instead of being displayed as an average as in conventional devices. be.
第１図は従来の符号誤り率表示装置の構成を示
すブロツク図、第２図はこの発明の一実施例を示
すブロツク図である。
図中、２，４は入力端子、５は記憶回路、６は
表示回路、７は桁数検出回路、８は記憶回路、
９，１０は計数回路、１１は誤り率選択回路であ
る。
FIG. 1 is a block diagram showing the configuration of a conventional code error rate display device, and FIG. 2 is a block diagram showing an embodiment of the present invention. In the figure, 2 and 4 are input terminals, 5 is a memory circuit, 6 is a display circuit, 7 is a digit number detection circuit, 8 is a memory circuit,
9 and 10 are counting circuits, and 11 is an error rate selection circuit.
Claims (1)
数回路と；この第１の計数回路で所定数の誤り符
号パルスが計数されるまでその誤り符号パルスに
同期したクロツクパルスを計数する第２の計数回
路と；あらかじめ記憶した前記誤り符号パルスの
所定数に対するクロツクパルス数の比の値の中か
ら前記第１の計数回路の出力に対する前記第２の
計数回路の出力の比に相当する値を選択して出力
する誤り率選択回路と；この誤り率選択回路で選
択された比の値を符号誤り率として表示する表示
回路とを備えてなり、前記符号誤り率を前記誤り
符号パルスの発生状態に対応して表示せしめるこ
とを特徴とする符号誤り率表示装置。1. A first counting circuit that counts a predetermined number of error code pulses; and a second counting circuit that counts clock pulses synchronized with the error code pulses until the first counting circuit counts a predetermined number of error code pulses. a circuit; selecting a value corresponding to the ratio of the output of the second counting circuit to the output of the first counting circuit from among previously stored values of the ratio of the number of clock pulses to the predetermined number of error code pulses; an error rate selection circuit for outputting; and a display circuit for displaying the value of the ratio selected by the error rate selection circuit as a code error rate; A code error rate display device characterized by displaying a code error rate.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2674081A JPS57142048A (en) | 1981-02-27 | 1981-02-27 | Code error rate display device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2674081A JPS57142048A (en) | 1981-02-27 | 1981-02-27 | Code error rate display device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57142048A JPS57142048A (en) | 1982-09-02 |
| JPS637696B2 true JPS637696B2 (en) | 1988-02-18 |
Family
ID=12201691
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2674081A Granted JPS57142048A (en) | 1981-02-27 | 1981-02-27 | Code error rate display device |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57142048A (en) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6121639A (en) * | 1984-07-09 | 1986-01-30 | Fujitsu Ltd | Bit error rate calculation method |
| JPS61137441A (en) * | 1984-12-07 | 1986-06-25 | Nec Corp | Pulse counting device |
-
1981
- 1981-02-27 JP JP2674081A patent/JPS57142048A/en active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57142048A (en) | 1982-09-02 |
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