JPS63501112A - Ｉｇｆｅｔ集積回路の静電放電からの保護 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるため要約のデータは記録されません。

Description

【発明の詳細な説明】 ＩＣＦＥＴ集積回路の静電放電からの保護２貝■宵景 １、尤里■分互 本発明は絶縁ゲート電界効果形トランジスタ（ｉｎｓｕｌａｔｅｄ　ｇａｔｅｆ ｉｅｌｄ　ｅｆｆｅｃｔ　ｔｒａｎｓｉｓｔｏｒ　％　Ｉ　Ｇ　Ｆ　Ｆ、Ｔ）集 積回路を静電放電（ｅｌｅｃｔｒｏｓｔａｔｉｃ　ｄｉｓｃｈａｒｇｅ　％　Ｅ 　Ｓ　Ｄ）から保護することに関する。

２、売上３１壱引」吸 集積回路の静電放電からの保護は集積回路（ｉｎ　ｔｅｇｒａ　ｔｅｄｃｉｒｃ ｕｉｔ％ＩＣ）設計の重要な一面となっている。しばしば双極ＩＣに対するＥＳ Ｄ保護が、典型的には、ダイオード、つまり保護双極トランジスタにて提供され る。しかし、ＥＳＤ保護は、特に、ＩＣの入力端子の所に過多の電圧が存在する とき降伏を受けやすいゲート絶縁体、典型的には、酸化物を持つ絶縁ゲー）ＩＣ に対して重要である。このゲート絶縁体降伏電圧は、典型的には、１００ボルト 以下であり、最近の設計では２０ボルトの場合もある。未来の高密度ＩＣ設計に おいてゲート絶縁体の厚さがますます小さくされると、この降伏電圧はますます 小さくなる。一方、静電電圧は集積回路の製造あるいはその後の取り扱いの際に １０００ボルト以上に達することがある。従って、入力保護構造を使用しないか ぎり絶縁ゲート電界効果形トランジスタの非常に高い入力インピーダンスが破壊 的な降伏を誘発する可能性が非常に大きい。

この保護構造は後に幾つかの例が説明されるように周知であるが、さらに向上さ れた構造（デバイス）に対する需要がある０本発明の目的はこれを提供すること にある。

発所皇盟り 本発明は絶縁ゲート電界効果形トランジスタにて実現された集積回路とともに使 用されるＥＳＤ保護構造を提供する。本構造はある任意の極性の過多の電圧に対 する保護を逆ドイアス　アバランシ降伏に依存し、反対の極性の電圧に対する保 護をこのグイオートの順バイアス通電に依存する。このダイオードをそのベース の大部分の上を延びない横坦双極トランジスタ内に形成し、これによって入力電 圧に起因する電界効果チャネルの生成を実質的に避けることができる。別の方法 としては、このダイオードは２−ダイオード　デバイスのサブシスト（ｓｕｂｓ ｉｓｔ　）とすることもできる。このダイオードはダイオードの総面積に対する 円周をできるだけ小さくするために幅に対して大きな長さを持つ。ダイオ−際の ホットスポットが回避され保護効果が向上される。

図面の簡単な説明 第１図は先行技術による２−ダイオード保護構造を示し；第２図は先行技術によ る金属ゲート電界効果形トランジスタ保護構造を示し； 第３図は第２図の構造の断面図を示し；第４図は本発明の１つの実施Ｂ様の平面 図を示し；第５図は第４図の横形トランジスタ実施態様の断面図を示し；第６図 は本発明によるダイオード実施態様の平面図を示し、そして 第７図は第６図のダイオード実施態様の断面図を示す。

詳細な説明 先行技術による保護構造はＩＣの入力回路に接続された２つのダイオードを使用 する（第１図参照）。片方のダイオードの陰極（ｎタイプ半導体）が正の電源電 圧（Ｖ　ＣＣ＞に接続され、他方の陽極（ｐタイプ半導体）が負の電源電圧（Ｖ ＳＳ）に接続される。導体１５．１６が示されるが、これらは誘電層を貫通する 窓１７．１８を介して下側の保護リング領域にコンタクトする０個々の保ｇｌ　 ＩＪソング対応するダイオードの上側のドープされた領域と同一の導電タイプの ドープされた半導体領域である。保護領域は、通常、動作におけるラッチアップ を防止するためＣＭＯ３設計内に含まれるが、ある場合、例えば、ＮＭＯ３設計 の場合は省略することもできる。これらダイオードは、ＩＣが動作されたとき、 ボンドバッド１０の所の入力電圧が電源電圧に対して１ダイオード電圧降下、シ リコン　ダイオードの場合は約０．７ボルトを越えて負あるいは正となると通電 する。ただし、あるタイプのＩＣはこれら限界を越える入力信号にて動作するよ うに設計される。例えば、相補形金属酸化物半導体（ＣＭＯ３）ＩＣは５ボルト の公称電源電圧にて動作するように設計され、７ボルトという高い入力信号電圧 を許容することが必要とされる。第１図の保護構造ではこの場合ダイオード１２ が通電することとなるが、これは多くの場合、望ましくない。

第２図のもう１つの保護構造は保護要素として電界効果形トランジスタを使用す る。ｎ−チャネル　デバイスの場合は、このトランジスタは入力電圧がトランジ スタのいき値、通常は２ｏから８０ボルトより正となると通電する。これは高い 正の入力電圧を許容し、しかも保護機能を提供する。負の入力電圧はドレイン領 域（２１）とその下側の基板によって形成されるダイオードによって制限される 。ｐ−チャネル　デバイスが類似の方法にて保護する。第１図及び第２図の両方 の方法において、入力と保護デバイスの間に抵抗体が置かれる。

第２図の保護トランジスタの比較的高いいき値電圧はそのゲートをガラス及び／ あるいは電界酸化物を含む比較的厚い誘電層の上に位置することによって達成さ れる。第３図に示されるように、ゲート３０は典型的には金属導体レベルの部分 から形成される。

このゲートはガラス層（３７）の一部を覆うが、ガラス層（３７）は電界酸化物 領域３２を覆う。この電界酸化物領域はドレイン３３とソース３４との間の領域 ３５を覆う。ここで、このチャネルは正の電圧をゲートに加えることによって生 成される。図示されるごとく、ゲート導体３０はまたガラス層３１を貫通する窓 を通じてドレイン３３にコンタクトする。コンタクト窓をドレインからオフセン トし、ゲートとドレインを導通ポリシリコン　リンクにて接続する方法も知られ ている。後者の方法はＥＳＤの高い電流サージが発生したとき、デート導体、典 型的にはアルミニウムがドレイン領域を通じて基板３６に“スパイク（ｓｐｔｋ ｅ　）　″する可能性を減らす。金属導体３９は保護トランジスタのソースを電 源電圧端子、典型的には、ＶＳＳに接続する。

第２図及び第３図の“金属ゲー）　（ｍｅｔａｌ　ｇａｔｅ）　”によって提供 される保護に加えて、この金属ゲート　デバイスと平行して寄生双極トランジス タが存在する。つまり、領域３３．３５、及び３４はそれぞれ横形ｎｐｎ双極ト ランジスタのコレクタ、ベース、及びエミッタを形成する。図示される構造の場 合は、高い正の電圧においてコレクタからエミッタに通電が起こる。この寄生双 極トランジスタ効果を金属ゲート電界効果デバイスとともに得ることは、追加の ＥＳＤ保護を提供する目的上必要であるとは明白であると信じられている。

入力デバイスの保護が必要であることはよく認識されているが、出力デバイスも ＥＳＤ損傷を受けることが知られている。トランジスタ　サイズを大きくし、ソ ース及びドレイン領域へのコンタクト窓を均一の間隔にすることによって、出力 トランジスタのＥ　Ｓ　Ｄ　ｔＭ傷に対する抵抗が増すことが発見されている。

これに関しては、電気的オーバストレス／静電放電シンポジニウム議事録（Ｅｌ ｅｃｔｒｉｃａｌ　０ｖｅｒｓｔｒｓｓ／Ｅｌｅｃｔｒｏｓｔａｉｃ　Ｄｉｓｃ ｈａｒｇｅ　ＳｙｍｐｏｓｉｕｍＰｒｏｃｅｅｄｉｎｇｓ　）　、ページ１７９ 　（１９８４年）に記載のり、　Ｆ。

デチャロ（１，ｐ、　ＤｅＣｈｉａｒｏ　）による論文〔デバイスのＥＳＤサス セプティビリティ　テスト及び設計ハードニング（Ｄｅｖｉｃｅ　ＥＳＤＳｕｓ ｃｅｐｔｉｂｉｌｉｔｙ　Ｔｅｓｔｉｎｇ　ａｎｄ　Ｄｅｓｉｇｎ　Ｈａｒｄｅ ｎｉｎｇ　）　）を参照すること。しかし、大きなデバイス　サイズは、通常は 、入力キャパシタンスをできるだけ小さくするために入力保護デバイスにおいて は避けられる。

以下の詳細な説明はＩＣＦＥＴ集積回路の入力を静電放電から保護するための向 上された方法に関する。本発明は保護要素として使用される金属ゲート電界効果 形トランジスタの金属ゲートを省くことによって保護が向上されるという信じが たい発見に基づ（。結果として、以前は寄生双極トランジスタとみなされていた ものが保護要素として使用される。本発明による構造は別の方法として過多のホ ントスボンドを避けるような方法にて形成されたダイオードのアバランシ降伏を 使用し実現することもできる。

第４図には本発明の構造を使用する集積回路部分の平面図が示される。金属ボン ドパッド４００は後にＩＣをパッケージ端子にワイヤーボンディングするための 位置として機能する。金属導体４０１はボンドバンドをコンタクト窓４０２の列 に接続する。この窓は誘電層を貫通して下側のドープされた半導体領域、つまり 、寄生双極トランジスタの“コレクタ”に延びる。この例においては、このコレ クタはｎ−タイプの半導体材質である。この金属導体は斜線を与えられた領域４ ０３内のコレクタの幅に相当する部分を覆う。このコレクタに隣接する反対のド ーピング　タイプ（例えば、ｐ−タイプ）の半導体材質の領域（４０４）は寄生 双極トランジスタの“ベース”を形成する。金属導体領域４０３はベース領域４ ０４の上を延びないことに注意する。このベースに隣接して“エミッタ（ｎ−タ イプ）半導体領域４０５が存在する。

図示されるごとく、このベースとエミッタはコレクタを中心に互いに対称である ことに注意する。これはコレクタの周辺領域を最大限に利用するために必要であ る。ただし、非対称構造も可能である。エミッタ領域４０５はコレクタ窓４０６ を介して電源端子に接続される。この端子に供給される電源電圧は正（ＶＣＣ） でもあるいは負（Ｖ　ＳＳ）でもあり得る。保護されるＩＣ入力回路はリンク４ ０７を介してボンドパッドに接続される。リンク４０７は典型的には１００から １０，０００オームの範囲、この場合は１４００オームの抵抗体である。

本発明の１つの重要な面はコレクタの長さくＬ）がコレクタの幅（Ｗ）より非常 に大きなことである。少なくとも５、好ましくは少なくとも１０の長さに対する 幅の比（Ｌ　／Ｗ）が推奨される。

もう１つの重要なことは、コレクタが入力導体によって実質的にコレクタの全長 （Ｌ）に沿ってコンタクトされることである。これは図示されるようにリングラ フインク整合を助けるため複数のコンタクト窓を使用することによって達成され る。別の方法として、１つあるいは少数のコンタクト窓を使用することもできる 。

この保護デバイスは実質的に保護トランジスタを取り巻く窓４０８を通じてコン タクトされるドープされた（ｎ−タイプ）半導体材質のガードリング領域を含む 。これら窓はこのドープされたガードリング領域を電源端子に接続する。この電 源端子は、ｎ−タイプガートリングの場合は正（ＶＣＣ）の電圧端子である。

第５図は第４図の線４−４に沿う断面図を示す。ここでは、図面を簡潔にするた めに、“エミッタ５へのコンタクト窓の１つの列のみが示される。半導体本体５ ００は典型的には基板あるいは基板上に成長されたエピタキシャル層である。ｐ −タブ領域５０１及びｎ−タブ領域５０２．５０３が半導体本体内に形成される 。

シリコン半導体本体内にタブ領域を形成するための１つの適当な構造が本発明と 共同譲渡の合衆国特許第４，４３５．８９６号に開示される。ｐ−タブ領域内に はコレクタ領域５０４、及びエミッタ領域５０５．５０６が形成されるが、この 例ではｎ十タイプの半導体領域である。コレクタ領域５０４は個々のエミッタ領 域から“ベース”領域（ｐ）によって分離される。このベース領域は電界酸化物 領域５０７．５０８によって覆われる。先行技術による金属ゲート構造において は、第３図に示されるように入力導体５０９、典型的にはアルミニウムが電界酸 化物領域５０７．５０８及びガラス領域５１０．５１１上を延びる。しかし、本 発明による構造においては、入力導体はコレクタとエミッタ　ドープ領域を分離 するベース領域の上のこの絶縁体の上を延びない。入力導体５０９ハ望ましくは コレクタ５０４に領域５０４を通じてのアルミニウム１スパイキング（ｓｐｉｋ ｉｎｇ　）を抑えるために領域５０４のインクから離れた所でコンタクトするよ うにされる。追加されるキャパシタンスをできるだけ小さくするために、入力導 体５０９の上側部分は（ｎ＋）ドープされたコレクタ領域５０４を越えて横力方 に延びないようにされる。本発明によるエミッタは導体５１２．５１３を介して 電源電圧、ＶＣＣあるいはＶＳＳに接続される。ガードリング領域５０２．５０ ３はドープされた（ｎ＋）領域５１４．５１５にコンタクトされ、導体５１６． ５１７によって正の電源（ＶＣＣ）端子に接続される。

一例としての実施態様から本発明の長所が理解できる。テーブル■に示される造 作の厚さ及びテーブル■に示されるドーピングレベルを持つ動的直接アクセス　 メモリ　（Ｄ　ＲＡＭ）が製造された。これら値は保護される（ｎ−チャネル） 入力トランジスタに対する値と同一であり、同一プロセスにて製造されたことに 注意する。

アルミニウム　１．０μｍ ガラスの下の電界酸化物　３．８００オングストロームＢＰＳＧ　（ガラ、Ｕ　 ７，０００オングストロームテーブル■ ドーピング　表面面積　シート抵抗 イオン１０　オーム／平方 Ｎ−１プ　３．ｌＸ１０′６　１，５００Ｐ−タブ　２．３Ｘ１０１６　４．０ ０ＯＮ＋　８．２Ｘ１０′９　２５ Ｐ＋　５．２ｘｌＯ”　１８０ このメモリ　セルには保護トランジスタと同一プロセスにて形成されたｎ−チャ ネル　アクセス　トランジスタが使用された。

従って、このアクセス　トランジスタは第５図に示される保護デバイスのコレク タ／エミッタ領域と同一のドーピング　レベル及び深さのソース／ドレイン領域 を持つ。このアクセス　トランジスタのゲート酸化物降伏電圧は約２０ボルトで あり、保護ダイオードのアバランシ降伏は約＋１４ボルトの所で起る。ここでこ の電圧は両方とも負の電源電圧ＶＳＳを基準とするものである。負の入力電圧に 対する保護は領域５０４．５０１間のｐ−ｎ接合を通じての順バイアス通電によ って得られる。第３図の金属ゲート保護デバイスがテストされた。ここでチャネ ル幅（第４図内の寸法Ｌ）は１５４マイクロメートル、そしてチャネル長（第３ 図のソース／ドレイン領域３３及び３４からの横方向の距離）は４ミクロンメー トルとされた。コレクタの幅（第５図における寸法Ｗ）は１０マイクロメートル とされた。第５図に示される双極保護デバイスもテストされた。前の寸法はその 他は同一とされ、また金属ゲート　デバイスと本発明による双極デバイスのドー ピングは同一とされた。驚くことに、第５図の本発明による双極デバイスは第３ 図の金属ゲート　デバイスより高いＥＳＤ損傷いき値電圧を持つことが発見され た。これら結果は今のところ、金属ゲートデバイスのチャネル内に生成される電 界チャネルの表面領域にＥＳＤ電流が流れるのを制限する傾向を持つためではな いかと考えられている。これは第３図のドレイン領域３３のチャネル　エツジの 所にホットスポットを生成し損傷を与える。一方、第５図に示されるように金属 ゲートを省くと、コレクタ領域５０４の周辺領域の大きな部分が通電する。

上の発見はＥＳ、Ｄ＋７）際にチップは通常電源に接続されないためある場合に はエミッタ領域（５０５，５０６）も省くことができることを示唆する。従って 、エミッタ領域は追加のキャリヤを集める機能を持つが、これを含めることは必 ずしも必要でない。これは第５回の本発明による構造によって保護されるメモリ 　チップ入力にＥＳＤテスト電圧を加えることによってｆＩ′ｆＬ’ｌされた。

ただし、ここでは■ＣＣ端子は切断され、従って、エミッタ導体５１２．５１３ は接続されなかった。もう１つの保護された入力端子はアースされた。ＥＳＤ損 傷いき値電圧は、人体モデル（ｈｕｍａｎ　ｂｏｄｙｍｏｄｅｌ　）テストの場 合の通常の手順でみられるｖＣＣ端子がアースされた場合と実質的に同一である ことが発見された。

これら結果はまた電流を分散させ、ホットスポットを避けるためにコレクタ領域 の大きな周辺領域を提供することが重要であることを示唆する。これは本発明に よる構造においては、望ましくない過多の入力キャパシタンスを生成する過多の 接合領域を避ける一方で保護接合を長く細くすること、つまり、前述のごとく大 きなＬ／Ｗ比を持たせることによって達成される。

第４図の平面図においてはこの保護接合は真っすぐに示されるが、他の構造も可 能である。例えば、この接合は空間を節約するためあるいは他の回路要素に適応 するように曲げるあるいはＳ字型にすることもできる。従って、接合の“長さ゛ は接合に沿う総経路長を意味し、“幅”は接合の経路に沿う任意の点の断面の幅 を意味する。

接合の１つの適当な位置は保護される入力のボンドバンドの周辺の下である。第 ６図の平面図は上側の誘電材質から解放された中心部分６００、及び誘電キャッ プ、通常はＳｉＯ□に覆われた外側部分６０１を持つ金属バンドパッドを示す。

保護ダイオードは図面に向ってボンドバンドの上側の周辺の下に横わり、図面に 向って左及び右の側を下に向って部分的に延びる。ダイオードの全長は追加され るキャパシタンスを最小限に抑える一方で所望の保護が得られるように選択され 、従って、周辺の回りを示されるより多く延びる場合もあるいは少な（延びる場 合もある。このダイオードは下側のｐ−タブ内に位置する領域６０２内にｎ＋を 打ち込むことによって形成される。ボンドパッドとｎ＋ダイオード領域との間の コンタクトは介在する誘電体（被着されたガラス及び成長された二酸化ケイ素） の層を貫通する窓６０３によって達成される。オプションとして、ｎ−タブ領域 ６０４内に位置するｎ＋ガードリングを含め、コンタクト窓６０５を介して正の 電源（ＶＣＣ）に接続することもできる。ボンドパッドは金属リンク６０７及び 抵抗体Ｒを介してＩＣ入力回路に結合される。

第６図の構造の断面図が第７図に示される。金属バンドパッド層７１１ｂはｎ＋ ダイオード領域７０５及び７０７に接続する。

これら領域は第６図に示されるように１つの長い“Ｕ”型領域のセクションであ るが、別の方法として、別個のダイオード領域とすることもできる。ダイオード ｎ十領域の下側にはｐ−タブ領域７０２が存在する。図示されるごとく、ｎ−タ ブ領域であるガードリング領域７０３内にｎ＋コンタクト領域７０８及び７０６ が形成される。これら領域も第６図に示されるようにボンドパッドの回りを延び る“Ｕ”型領域のセクションであるが、別個の領域として形成することもできる 。ガードリングｎ生コンタクト領域は誘電層７１０及び７０９を貫通して延びる 金属層７１１ａ及び７１１ｃによって電源電圧（ＶＣＣ）に接続される。

第７図に示される本発明の重要な特徴の１つは、金属ボンドバッド層７１１ｂ上 に正の入力電圧がｐ−タブ領域７２０内にチャネルを生成する傾向を持つことで ある。しかし、このチャネルは、同一の電位、つまり、入力電圧を持つダイオー ドの上側のドープされた領域７０５と７０７との間に延びる。従って、ＥＳＤの 際に、このチャネルを通って電流は通電されず、従って、有害なホットスポット を生成することはない。これは入力導体に課せられる１つの要件、つまり、入力 導体が保護ダイオードが形成されるドープされた半導体領域（例えば、ｐ−タブ ）上をその集積回路の外部端子に接続された反対のドーピング　タンプ（例えば 、ｎ−タイプ）のもう１つの領域に向って“大きく”延びないという要件を説明 する。ここで、他のドーピされた領域もここでは“接続された（ｃｏｎｎｅｃｔ ｅｄ　）　”領域と呼ばれる。例えば、入力導体はｐ−タブ上を電源端子、ある いは保護された端子以外の入力端子に接続されたｎ＋コンタクト領域に向で延び てはならない。さもでければ、ＥＳＤの際に入力導体によって形成されるチャネ ルがＥＳＤ電流を集中させる傾向を持つチャネルを形成する傾向を持ち、これに よって上に説明のように保護ダイオードのブリマチュア損傷を起こす原因となる 。ここでの用語“大きく”は入力導体が第４図の導体４０１によって示されるよ うに横のトランジスタのｎ＋“コレクタ”領域にコンタクトするためにｐ−タブ の一部を覆うことを認めないものではない。ただし、この入力導体は、典型的に は、保護接合の全長の２５％より少なくｐ−タブを覆うのみとされる。入力導体 を保護接合から横方向にオフセットし、これにポリシンコンあるいは他の導電材 質のリンクによって接続することによって、接合を通じてスパイキングが起こる のを防止することもできる。

ＦＩＧ、１ 国際調査報告 ｌＲ＋０．、、＋１゜＋ｌ　Ａｌ＠Ｍｔｊ＋、８Ｍ　１１１１．２Ｃ″ｒ／’ｊ Ｓ　ε６１０１９１４ＡＮＮＥＸτ０ＴＨＥＩＮＴＥＲ）ＩＡＴＩＯＮＡ、ｒ、 ５ＥＡＲＣＨＲＥＰＯＲＴＯＮＩＮＴＥＲＮＡＴＩＯＮＡＬ　ＡＰＰＩ：、ＩＣ ＡＴＩＣＮ　Ｎｏ、　？ＣＴ／υＳ　８６１０１９７４　（ＳＡ　１４６３６） ＵＳ−Ａ−４４３５８９６１３１０３／８４　ＮｏｎｅＥＰ−Ａ−０１４３２５ ９０Ｓ１０６／８５　ＪＰ−Ａ、−６００７４６７７２６１０４／８５

Claims (7)

【特許請求の範囲】
1. １．任意の導電タイプのソース及びドレイン領域を持つ少なくとも１つの保護さ れるべき１つの絶縁されたゲート電界効果形トランジスタのゲートに（４０７を 介して）結合された少なくとも１つの入力端子（４００）を含み、該トランジス タのゲート絶縁体が任意の電圧レベルにて降伏する保護集積回路において、該集 積回路が反対の導電タイプを持つ第２の半導体領域（５０１）内に位置する該任 意の導電タイプの第１の半導体領域（５０４）を含み、これによって保護ｐ−ｎ 接合が形成され、該接合が該ゲートに加えられる電圧を該端子に加えられる任意 の極性の電圧に対する該接合の逆降伏電圧に制限し、該接合の該逆降伏電圧が該 任意の電圧レベルの逆降伏電圧より小さく、また２０ボルト以下であり、該接合 の長さの該接合の幅に対する比が少なくとも５であることを特徴とする集積回路 。
2. ２．請求の範囲第１項に記載の集積回路において、該比が少なくとも１０である ことを特徴とする集積回路。
3. ３．請求の範囲第１項に記載の集積回路において、該接合が該入力端子に該第１ の半導体領域を該接合の実質的に全長上でコンタクトする導体（４０３）によっ て結合されていることを特徴とする集積回路。
4. ４．請求の範囲第１項に記載の集積回路において、該入力端子がポンドパッドに 接続され、該保護接合が該ポンドパッドの周辺に下に位置することを特徴とする 集積回路。
5. ５．請求の範囲第１項に記載の集積回路において、該入力端子に接続された任意 の導体が該第２の領域上を該第２の領域内に位置し該集積回路の任意の他の端子 に接続された該任意の導電端子の任意の他の半導体領域に大きく延びないことを 特徴とする集積回路。
6. ６．請求の範囲第５項に記載の集積回路において、該第２の半導体領域が半導体 本体内に形成されたタブ領域であることを特徴とする集積回路。
7. ７．請求の範囲第６項に記載の集積回路において、さらに該集積回路の電源端子 に接続された該任意の導電タイプのドープされた半導体ガードリング領域（５１ ４）が含まれることを特徴とする集積回路。