JPS60219769A - 半導体集積回路装置 - Google Patents
半導体集積回路装置Info
- Publication number
- JPS60219769A JPS60219769A JP59077033A JP7703384A JPS60219769A JP S60219769 A JPS60219769 A JP S60219769A JP 59077033 A JP59077033 A JP 59077033A JP 7703384 A JP7703384 A JP 7703384A JP S60219769 A JPS60219769 A JP S60219769A
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- JP
- Japan
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- semiconductor layer
- input
- semiconductor
- buried
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D48/00—Individual devices not covered by groups H10D1/00 - H10D44/00
- H10D48/30—Devices controlled by electric currents or voltages
- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H10D48/34—Bipolar devices
- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
Landscapes
- Bipolar Transistors (AREA)
- Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は半導体集積回路装置に係り、特にその入力回
路部の改良に関するものである。
路部の改良に関するものである。
策１図は一般的な半導体集積回路装置の入力回路部の回
路構成図で、（１）は入力信号が供給される入力端子、
（２）はベースが入力端子（１）に、エミッタが抵抗（
３）を介して第１の電位点（４）に、コレクタが第２の
電位Ｃ接地）点（５）に接続された入力トランジスタ、
（６）ｔ［；ｆｆｌが入力トランジスタ（２）のベース
に、陽極が第２の電位点（５）に接続された入力クラン
プダイオード、（７）は入力トランジスタ（２）および
入力クランプダイオード（６）を介して入力端子ｆｉｌ
からの入力信号が伝達され、所望の動作をする内部回路
である。内部回路（７）はトランジスタ、グイオ−ドな
どの内部素子からなる。そして、入力トランジスタ（２
）および入力クランプダイオード（６）並びに内部回路
（７）のトランジスタ、ダイオードなどの内部素子は単
一の半導体基板に作り込まれる。
路構成図で、（１）は入力信号が供給される入力端子、
（２）はベースが入力端子（１）に、エミッタが抵抗（
３）を介して第１の電位点（４）に、コレクタが第２の
電位Ｃ接地）点（５）に接続された入力トランジスタ、
（６）ｔ［；ｆｆｌが入力トランジスタ（２）のベース
に、陽極が第２の電位点（５）に接続された入力クラン
プダイオード、（７）は入力トランジスタ（２）および
入力クランプダイオード（６）を介して入力端子ｆｉｌ
からの入力信号が伝達され、所望の動作をする内部回路
である。内部回路（７）はトランジスタ、グイオ−ドな
どの内部素子からなる。そして、入力トランジスタ（２
）および入力クランプダイオード（６）並びに内部回路
（７）のトランジスタ、ダイオードなどの内部素子は単
一の半導体基板に作り込まれる。
＠２図はこの入力回路部の従来の構成を示す平面図、第
岳図は第盆図のＩｎ−１線での断面図で、００けｐ形（
＠１導電形）の第１半導体層（半導体基板）、α０は＠
１１半導層（１）の上にエピタキシャル成長などによっ
て形成され高比抵抗を有したｎ形（第２導電形）の第２
半導体層、（６）は第１半導体層００と第２半導体層ａ
９との接合部の所要領域に埋込まれた低比抵抗のｎ形の
埋込み層、 ０３け＠２２半導層ＯＤの表面位置から第
１半導体層α０の一部及び埋込み層ａ２の一部まで到達
し、かつ、第２半導体層Ｑｌ）の素子形成領域を囲む分
離絶縁層、α荀は第２半導体ＩＩ（１１）の表面上に形
成された絶縁膜、（ト）はこの絶縁膜Ｑ４に形成された
コンタクトホール（１４ａ）を介して、第２半導体層０
１）の表面とショットキーバリアＯＱを形成する金属層
で、ショットキーバリアダイオード（６）の陽極となり
、かつ、延びて第２電位点（５）に接続されるものであ
る。Ｑ″ｈは素子形成領域内における＄２２半導層０Ｄ
の表面部に形成されたｐ形のエミツ゛り領域、（至）は
絶縁膜０４に形成されたコンタクトホール（１４ｂ）を
介してエミッタ領域ａ力に接続され、ｔエミッタ電極で
、延びて抵抗（３）の一端に接続されるものである。０
９は１゛記素子形成領域内における第２半導体層αυの
表面部に。
岳図は第盆図のＩｎ−１線での断面図で、００けｐ形（
＠１導電形）の第１半導体層（半導体基板）、α０は＠
１１半導層（１）の上にエピタキシャル成長などによっ
て形成され高比抵抗を有したｎ形（第２導電形）の第２
半導体層、（６）は第１半導体層００と第２半導体層ａ
９との接合部の所要領域に埋込まれた低比抵抗のｎ形の
埋込み層、 ０３け＠２２半導層ＯＤの表面位置から第
１半導体層α０の一部及び埋込み層ａ２の一部まで到達
し、かつ、第２半導体層Ｑｌ）の素子形成領域を囲む分
離絶縁層、α荀は第２半導体ＩＩ（１１）の表面上に形
成された絶縁膜、（ト）はこの絶縁膜Ｑ４に形成された
コンタクトホール（１４ａ）を介して、第２半導体層０
１）の表面とショットキーバリアＯＱを形成する金属層
で、ショットキーバリアダイオード（６）の陽極となり
、かつ、延びて第２電位点（５）に接続されるものであ
る。Ｑ″ｈは素子形成領域内における＄２２半導層０Ｄ
の表面部に形成されたｐ形のエミツ゛り領域、（至）は
絶縁膜０４に形成されたコンタクトホール（１４ｂ）を
介してエミッタ領域ａ力に接続され、ｔエミッタ電極で
、延びて抵抗（３）の一端に接続されるものである。０
９は１゛記素子形成領域内における第２半導体層αυの
表面部に。
エミッタ領域αηと隔離して囲むように形成され。
かつ、上記ショットキーバリアダイオード（６）のガー
ドリングとして形成されるｐ形のコレクタ領域で、絶縁
膜Ｑ４ Ｋ ＠ ５！されたコンタクトホール（１４ａ
）を介して、上記ショットキーバリアダイオード（６）
の陽極を形成する金属層（至）に接続している。エミッ
タ領域αηとコレクタ領域Ｑ傷との間に介在される第２
半導体層（６）からなるベース領域（ｌｌａ）とで入力
トランジスタ（２）を構成しているものである。（１）
は上記素子形成領域内における第２半導体層Ｑｌ）の表
面部に形成された低比抵抗のコンタクト領域、ｅＤは上
記絶縁膜αくに形成されたコンタクトホール（１５ｃ）
を介して上記コンタクト領域（１）にオーミック接続さ
れたペース電極で、延長されて入力端子／／） ＃に接続されるものである。
ドリングとして形成されるｐ形のコレクタ領域で、絶縁
膜Ｑ４ Ｋ ＠ ５！されたコンタクトホール（１４ａ
）を介して、上記ショットキーバリアダイオード（６）
の陽極を形成する金属層（至）に接続している。エミッ
タ領域αηとコレクタ領域Ｑ傷との間に介在される第２
半導体層（６）からなるベース領域（ｌｌａ）とで入力
トランジスタ（２）を構成しているものである。（１）
は上記素子形成領域内における第２半導体層Ｑｌ）の表
面部に形成された低比抵抗のコンタクト領域、ｅＤは上
記絶縁膜αくに形成されたコンタクトホール（１５ｃ）
を介して上記コンタクト領域（１）にオーミック接続さ
れたペース電極で、延長されて入力端子／／） ＃に接続されるものである。
そして、内部回路（７）のダイオード、トランジスタの
内部素子は、分離絶縁層Ｑ３ＶＣよって電気的に分離さ
れた１ｇ２半導体層Ｑｌ）内に形成される。
内部素子は、分離絶縁層Ｑ３ＶＣよって電気的に分離さ
れた１ｇ２半導体層Ｑｌ）内に形成される。
次Ｋ、このように構成された半導体集積回路装置の入力
トランジスタ（２）及び入力クランプダイオード（６）
の動作について説明する。
トランジスタ（２）及び入力クランプダイオード（６）
の動作について説明する。
まず、入力端子（１）に正の電圧が印加された場合。
つまり正常な入力信号が印加された場合には、入力クラ
ンプダイオード（６）は逆バイアスされ、電流が−１と
んと流れず、その影響は無視でき、入力トランジスタ（
２）は動作し、入力信号が内部回路（７）に伝達される
ことになる。
ンプダイオード（６）は逆バイアスされ、電流が−１と
んと流れず、その影響は無視でき、入力トランジスタ（
２）は動作し、入力信号が内部回路（７）に伝達される
ことになる。
また、入力端子（１）に負のサージ電圧が印加された場
合には、電流が第２電位点（２）−金属層ぐＱ−第２半
導体ｌ１ｉＱ］）−理込み層（２）−第２半導体層αυ
−コンタクト領域翰−ベース電極金属層Ｑ］）−入力端
子（１）へと流れ、入力端子（１）に印加された負のサ
ージ電、圧が吸収され、入力トランジスタ（２）及び内
部回路（７）は保護されることになる。
合には、電流が第２電位点（２）−金属層ぐＱ−第２半
導体ｌ１ｉＱ］）−理込み層（２）−第２半導体層αυ
−コンタクト領域翰−ベース電極金属層Ｑ］）−入力端
子（１）へと流れ、入力端子（１）に印加された負のサ
ージ電、圧が吸収され、入力トランジスタ（２）及び内
部回路（７）は保護されることになる。
さらに、入力端子（１）に入力クランプダイオード（６
）の降伏電圧以上の正のサージ電圧が印加された場合に
は、入力クランプダイオード（６）は降伏し。
）の降伏電圧以上の正のサージ電圧が印加された場合に
は、入力クランプダイオード（６）は降伏し。
電流が入力端子（１）−ベース電極金属層（財）−コン
タクト領域（転）−第２半導体層（ロ）−理込み層Ｈ−
＄ ２半導体層αＤ−金属層ＱＱ−第２電位点（５）と
流れ、入力トランジスタ（２）及び内部回路（７）は保
護されることになる。ただし、入力クランプダイオード
（６）にこのものの破壊耐量を越えるサージ電圧が印加
されると、過電流が流れ、破壊されてしまう。
タクト領域（転）−第２半導体層（ロ）−理込み層Ｈ−
＄ ２半導体層αＤ−金属層ＱＱ−第２電位点（５）と
流れ、入力トランジスタ（２）及び内部回路（７）は保
護されることになる。ただし、入力クランプダイオード
（６）にこのものの破壊耐量を越えるサージ電圧が印加
されると、過電流が流れ、破壊されてしまう。
ところが、このような従来の構成では、正のサージ電圧
が印加された場合には過電流が入力クランプダイオード
（６）のショットキーノ（リア０Ｑとガードリング（至
）との境界に集中して流れるので、破壊が発生するもの
である。実験によると、コンデンサーチャージ法によっ
て、容量２００ｐＦのコンデンサを１００ｖ程度の低い
電圧にチャージした電荷で。
が印加された場合には過電流が入力クランプダイオード
（６）のショットキーノ（リア０Ｑとガードリング（至
）との境界に集中して流れるので、破壊が発生するもの
である。実験によると、コンデンサーチャージ法によっ
て、容量２００ｐＦのコンデンサを１００ｖ程度の低い
電圧にチャージした電荷で。
直列抵抗００では入力クランプダイオード（６）が破壊
される場合が多い。
される場合が多い。
この発明は以上のような点釦鑑みてなされたもので、入
力クランプダイオードを構成するショットキーバリアダ
イオードを囲むガードリングの少なくとも一部を埋込み
層につながるようにすることによって、入力端子に印加
されるサージ電圧に対して破壊耐量の大きい半導体集積
回路装置を提供するものである。
力クランプダイオードを構成するショットキーバリアダ
イオードを囲むガードリングの少なくとも一部を埋込み
層につながるようにすることによって、入力端子に印加
されるサージ電圧に対して破壊耐量の大きい半導体集積
回路装置を提供するものである。
第４図はこの発明の一実施例の構成を示す断面図で、従
来例の第３図に対応するものである。図において、第３
図の従来例と同一符号は同等部分を示し、その重複説明
は避ける。なお、この実施例の平面図は第１図と同様で
ある。
来例の第３図に対応するものである。図において、第３
図の従来例と同一符号は同等部分を示し、その重複説明
は避ける。なお、この実施例の平面図は第１図と同様で
ある。
図において、（１９ａ ）はｎ形の第２半導体層Ｑｌ）
に拡散によって形成されるショットキーバリアダイオー
ド（６）のガードリングとなるｐ形のコレクタ領域の少
なくとも一部を二重拡散によって埋込み１−ｏｚに到達
させたものである。
に拡散によって形成されるショットキーバリアダイオー
ド（６）のガードリングとなるｐ形のコレクタ領域の少
なくとも一部を二重拡散によって埋込み１−ｏｚに到達
させたものである。
このよう［ｌ１ｌｄされたこの実施例の入力トランジス
タ（２）及び入力クランプダイオード（６）の動作は。
タ（２）及び入力クランプダイオード（６）の動作は。
入力端（１）に正常な入力信号及び負のサージ電圧が印
加された場合、上記従来例と略同様に正常動作及び入力
トランジスタ（４）及び内部回路の保護機能が果たされ
るものである。
加された場合、上記従来例と略同様に正常動作及び入力
トランジスタ（４）及び内部回路の保護機能が果たされ
るものである。
また、入力端子（１）に入力クランプダイオード（６）
′の降伏電圧以上の正のサージ電圧が印加された場合に
は、入力クランプダイオード（６）は降伏し、電流が入
力端子（１）−ベース電極金属層０１）−コンタクト領
域（ホ）−第２半導体１ｉａｎ −！１込み層０カーガ
ードリング（１９ａ）−金属層０６−配線層ＯＱ−第２
電位点（５）と流れ、入力トランジスタ（２）及び内部
回路（７）は保護されるものである。
′の降伏電圧以上の正のサージ電圧が印加された場合に
は、入力クランプダイオード（６）は降伏し、電流が入
力端子（１）−ベース電極金属層０１）−コンタクト領
域（ホ）−第２半導体１ｉａｎ −！１込み層０カーガ
ードリング（１９ａ）−金属層０６−配線層ＯＱ−第２
電位点（５）と流れ、入力トランジスタ（２）及び内部
回路（７）は保護されるものである。
そして、この実施例の場合は、ガードリング（１９ａ）
を埋込み層（２）に到達させているので、低い電圧で降
伏して降伏電流が流れるが、その流れる部分のガードリ
ング”（１９ａ）の断面積を広くすることによって一部
に集中した過電流の発生を防止できる。その結果、サー
ジ電圧が３００ｖ程度では入力クランプダイオード（６
）は破壊されない。
を埋込み層（２）に到達させているので、低い電圧で降
伏して降伏電流が流れるが、その流れる部分のガードリ
ング”（１９ａ）の断面積を広くすることによって一部
に集中した過電流の発生を防止できる。その結果、サー
ジ電圧が３００ｖ程度では入力クランプダイオード（６
）は破壊されない。
なお、上記実施例では、二重拡散により、ガードリング
となるコレクタ領域を深く拡散し、埋込み層に到達させ
たものを示したが、埋込み層に到達させる部分において
は、浅い拡散層を形成せず。
となるコレクタ領域を深く拡散し、埋込み層に到達させ
たものを示したが、埋込み層に到達させる部分において
は、浅い拡散層を形成せず。
深い拡散層を形成して埋込み層に到達させる。このよう
釦二重拡散としなくても上記実施例と同様の効果を奏す
る。また、上剥ではｐ形を第１導電形、ｎ形を＠２導電
形としたが、逆にしても同様である。
釦二重拡散としなくても上記実施例と同様の効果を奏す
る。また、上剥ではｐ形を第１導電形、ｎ形を＠２導電
形としたが、逆にしても同様である。
以上説明したように、この発明になる半導体集積回路装
置では入力回路部の入力クランプダイオードのガードリ
ングを基板内の埋込み層に到達させたので、サージ破壊
耐量を著しく向上することができる。
置では入力回路部の入力クランプダイオードのガードリ
ングを基板内の埋込み層に到達させたので、サージ破壊
耐量を著しく向上することができる。
第１図は一般的な半導体集積回路装置の入力回路部の回
路構成図、喀２図はこの入力回路部の従来のｍ成を示す
海面図、第３図は第２図の■−■線での断面図、第４Ｐ
はこの発明の一実施例の構成を示す断面図である。 図において、（１）は信号入力端子、（２）は入力トラ
ンジスタ、（６）は入力クランプダイオード、α０は第
１半導体層、（ロ）は第２半導体層、（２）は埋込み層
。 Ｑ３は分離絶縁膜、ａｏは金属電極、ＯＱはショットキ
ーバリア、Ｑｓｅ 、 （１９ａ）は拡散層である。 なお、図中同−符８は同一または相当部分を示す。 代理人 大岩増雄
路構成図、喀２図はこの入力回路部の従来のｍ成を示す
海面図、第３図は第２図の■−■線での断面図、第４Ｐ
はこの発明の一実施例の構成を示す断面図である。 図において、（１）は信号入力端子、（２）は入力トラ
ンジスタ、（６）は入力クランプダイオード、α０は第
１半導体層、（ロ）は第２半導体層、（２）は埋込み層
。 Ｑ３は分離絶縁膜、ａｏは金属電極、ＯＱはショットキ
ーバリア、Ｑｓｅ 、 （１９ａ）は拡散層である。 なお、図中同−符８は同一または相当部分を示す。 代理人 大岩増雄
Claims (2)
- （１）第１導電形の第１半導体層、この第１半導体層の
上に形成された＠２導電形の第２半導体層。 上記＠１半導体層と上記第２半導体層との接合部に埋込
まれた低比抵抗の第２導電形の埋込み層、上記＠２半導
体層の表面から上記埋込み層にまで到達し、かつ上記ｗ
ｇ２半導体層の素子形成領域を囲むように形成された分
離絶縁膜、上記素子形成領域内において、上記第２半導
体層の表面上に形成され上記＠２半導体層とショットキ
ーバリアを構成する金属電極、及び上記恰２半導体層の
表面から第１４電形の不純物を拡散させて１肥ショット
キーバリアの形成領域を囲むように形成された拡散層を
備え、上記金属電極を信号入力端子へ接＆７Ｎ、、Ｊ二
記ショットキーバリアを入力クランプダイオードとする
ものにおいて、上記拡散層の少なくとも一部を上記埋込
み層に到達させたことを特徴とする半導体集積回路装置
。 - （２）金属電極は拡散層に接続されていることを特徴と
する特許請求の範囲格１項記載の半導体集積回路装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077033A JPS60219769A (ja) | 1984-04-16 | 1984-04-16 | 半導体集積回路装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59077033A JPS60219769A (ja) | 1984-04-16 | 1984-04-16 | 半導体集積回路装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60219769A true JPS60219769A (ja) | 1985-11-02 |
Family
ID=13622441
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59077033A Pending JPS60219769A (ja) | 1984-04-16 | 1984-04-16 | 半導体集積回路装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60219769A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808342A (en) * | 1996-09-26 | 1998-09-15 | Texas Instruments Incorporated | Bipolar SCR triggering for ESD protection of high speed bipolar/BiCMOS circuits |
| US6119132A (en) * | 1997-02-07 | 2000-09-12 | Matsushita Electrical Industrial Co., Ltd. | Electronic image filing system for assigning an identifier to an electronic representation, Wherein the identifier comprises an image identifier corresponding to the image and a predetermined apparatus identifier corresponding to the filing apparatus |
-
1984
- 1984-04-16 JP JP59077033A patent/JPS60219769A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5808342A (en) * | 1996-09-26 | 1998-09-15 | Texas Instruments Incorporated | Bipolar SCR triggering for ESD protection of high speed bipolar/BiCMOS circuits |
| US6119132A (en) * | 1997-02-07 | 2000-09-12 | Matsushita Electrical Industrial Co., Ltd. | Electronic image filing system for assigning an identifier to an electronic representation, Wherein the identifier comprises an image identifier corresponding to the image and a predetermined apparatus identifier corresponding to the filing apparatus |
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