JPS6344769A - 電界効果型トランジスタ及びその製造方法 - Google Patents
電界効果型トランジスタ及びその製造方法Info
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- JPS6344769A JPS6344769A JP18881686A JP18881686A JPS6344769A JP S6344769 A JPS6344769 A JP S6344769A JP 18881686 A JP18881686 A JP 18881686A JP 18881686 A JP18881686 A JP 18881686A JP S6344769 A JPS6344769 A JP S6344769A
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- Japan
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- gate electrode
- insulating film
- diffusion layer
- gate insulating
- effect transistor
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はホントキャリヤ効果を抑制するための電界効果
型トランジスタ（通称ＭＯ３Ｔｒ）の謙−” ゲート電
極及 びソース・ドレイン拡散層の構造に関するものである。
型トランジスタ（通称ＭＯ３Ｔｒ）の謙−” ゲート電
極及 びソース・ドレイン拡散層の構造に関するものである。
第２図は従来の通称ＬＤＤ ：ライトリー ドープト
ドレイン （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭ ＯＳ Ｔ ｒの断面構造を工程順に示
したものである。図中、１はシリコン基キ反、２はゲー
トへ色縁膜、３はゲート電極、４は低濃度ソース・ドレ
イン拡散層、５はサイドウオール、６は高濃度ソース・
ドレイン拡散層である。
ドレイン （Ｌｉｇｈｔｌｙ Ｄｏｐｅｄ Ｄｒａｉｎ
）といわれるＭ ＯＳ Ｔ ｒの断面構造を工程順に示
したものである。図中、１はシリコン基キ反、２はゲー
トへ色縁膜、３はゲート電極、４は低濃度ソース・ドレ
イン拡散層、５はサイドウオール、６は高濃度ソース・
ドレイン拡散層である。
次に製造方法について説明する。
基板１上にゲート絶縁膜２を介して例えば多結晶シリコ
ンあるいは高融点金属のような導電材料を形成した後、
該導電材料をプラズマ反応を利用して公知の方法で選択
的に加工し、ゲート電極３を形成する（第２図［５１）
。
ンあるいは高融点金属のような導電材料を形成した後、
該導電材料をプラズマ反応を利用して公知の方法で選択
的に加工し、ゲート電極３を形成する（第２図［５１）
。
次いで基板１と逆導電型の不に物をｌＸｌ０”／ａｊ〜
ｌ Ｘ Ｉ Ｑ ”／’ｃｄ程度の濃度でイオン注入等
の方法で基板１０表面に入射する。このとき、ゲート電
極３をマスクとして自己整合的にゲート電極３の両側に
、例えばＮ型であればＮ−の拡散層４が形成される。
ｌ Ｘ Ｉ Ｑ ”／’ｃｄ程度の濃度でイオン注入等
の方法で基板１０表面に入射する。このとき、ゲート電
極３をマスクとして自己整合的にゲート電極３の両側に
、例えばＮ型であればＮ−の拡散層４が形成される。
次いで例えばシリコン酸化膜等の絶縁膜を一定の厚さで
全面に形成した後、イオンエツチング等の方向性を有す
るいわゆる異方性エツチングを全面に行って、垂直なゲ
ート電極３の側壁に、サイドウオール５と呼ばれるシリ
コン酸化膜を形成する。
全面に形成した後、イオンエツチング等の方向性を有す
るいわゆる異方性エツチングを全面に行って、垂直なゲ
ート電極３の側壁に、サイドウオール５と呼ばれるシリ
コン酸化膜を形成する。
この後、その全面に、基板と逆導電４型の不純物を高濃
度（Ｉ Ｘ １０ ”／ｃｉ以上）イオン注入し、高温
の熱処理を加えることによって活性化した高濃度ソース
・ドレイン拡散層６を形成する（第２図（ト）））。
度（Ｉ Ｘ １０ ”／ｃｉ以上）イオン注入し、高温
の熱処理を加えることによって活性化した高濃度ソース
・ドレイン拡散層６を形成する（第２図（ト）））。
このとき、高濃度ソース・ドレイン拡散層６はサイドウ
オール５をマスクに自己整合的に形成されるため、上記
低濃度不純物拡散層４の端からはみ出さないように形成
され、２重拡散層構造が得られる。この構造のＭＯ３Ｔ
ｒでは、ドレイン近傍での強電界を弱め、ホットエレク
トロン効果を抑制することができる。
オール５をマスクに自己整合的に形成されるため、上記
低濃度不純物拡散層４の端からはみ出さないように形成
され、２重拡散層構造が得られる。この構造のＭＯ３Ｔ
ｒでは、ドレイン近傍での強電界を弱め、ホットエレク
トロン効果を抑制することができる。
しかし、サイドウオール形成のための工程が増加する。
サイドウオール巾の制御が困難である等の問題に加えて
、最近この構造によるｇｍ劣化の問題点が明らかになっ
てきた。すなわち第２図（Ｃ）に模式的に示すようにド
レイン近傍での強電界によって発生したホットエレクト
ロンがゲート３側壁のサイドウオール５にトラップされ
、このトラップ電子によって低４度のソース・ドレイン
層４の表面がＰ型に反転しやすくなり、実行的にＮ−濃
度がより低くなり、Ｍ ＯＳ Ｔ ｒのソース抵抗の増
大となってｇｍ等が劣化する現象である。
、最近この構造によるｇｍ劣化の問題点が明らかになっ
てきた。すなわち第２図（Ｃ）に模式的に示すようにド
レイン近傍での強電界によって発生したホットエレクト
ロンがゲート３側壁のサイドウオール５にトラップされ
、このトラップ電子によって低４度のソース・ドレイン
層４の表面がＰ型に反転しやすくなり、実行的にＮ−濃
度がより低くなり、Ｍ ＯＳ Ｔ ｒのソース抵抗の増
大となってｇｍ等が劣化する現象である。
本発明は上記のような欠点に観みてなされたもので、ホ
ットエレクトロン効果及びｇｍ劣化を防止できる信鎖性
の高い電界効果型トランジスタ及びその製造方法を得る
ことを目的とする。
ットエレクトロン効果及びｇｍ劣化を防止できる信鎖性
の高い電界効果型トランジスタ及びその製造方法を得る
ことを目的とする。
本願の第１の発明のかかる電界効果型トランジスタは、
ゲート絶縁膜の両側端部を厚くし、ゲー・ト絶縁膜の薄
い部分と重ならない＃テ形城透土造２重拡散ソース・ド
レイン層を設けたものである。
ゲート絶縁膜の両側端部を厚くし、ゲー・ト絶縁膜の薄
い部分と重ならない＃テ形城透土造２重拡散ソース・ド
レイン層を設けたものである。
本願の第２の発明にかかる電界効果型トランジスタの製
造方法は、基板上に絶縁膜を介してゲート電極を形成し
た後、同種又は異種のイオンを注入して２重ソース・ド
レイン拡散層を形成し、その後、ゲート電極の外側から
熱酸化して上記ゲート絶縁膜の両側端部を厚く成長させ
るようにしたものである。
造方法は、基板上に絶縁膜を介してゲート電極を形成し
た後、同種又は異種のイオンを注入して２重ソース・ド
レイン拡散層を形成し、その後、ゲート電極の外側から
熱酸化して上記ゲート絶縁膜の両側端部を厚く成長させ
るようにしたものである。
本願の第１の発明においては、ゲート絶縁膜の両側端部
を厚くし２２、ケ゛−ト絶縁膜の薄い部分と重ならない
よりニ形成〜ぎ上方２重拡散ソース・ドレイン層を設け
たから、ゲートとソース・ドレイン間の付加容量はなく
ドレイン近傍での電界強度は緩和され、またホットエレ
クトロンがゲート絶縁膜にトラップされてもゲート電極
の正電位により電子の負電位を中和できる。
を厚くし２２、ケ゛−ト絶縁膜の薄い部分と重ならない
よりニ形成〜ぎ上方２重拡散ソース・ドレイン層を設け
たから、ゲートとソース・ドレイン間の付加容量はなく
ドレイン近傍での電界強度は緩和され、またホットエレ
クトロンがゲート絶縁膜にトラップされてもゲート電極
の正電位により電子の負電位を中和できる。
本願の第２の発明においては、ゲート電極の外側からゲ
ート絶縁膜を酸化するようにしたから、容易にかつ確実
にゲート絶縁膜の側部を厚（することができる。
ート絶縁膜を酸化するようにしたから、容易にかつ確実
にゲート絶縁膜の側部を厚（することができる。
以下、本発明の一実施例を図について説明する。
第１図は本発明の一実施例によるＭ ＯＳ Ｔ ｒの断
面構造を工程順に示し、図において、１はシリコン基板
、２は側端部が厚いゲート絶縁膜、３は該ゲート屯縁膜
２上に形成されたゲート電極、４は低２３度ソース・ド
レイン拡散層、６はゲート電極３に対して核層４より外
側に核層４と連続して形成された高濃度ソース・ドレイ
ン拡散層である。
面構造を工程順に示し、図において、１はシリコン基板
、２は側端部が厚いゲート絶縁膜、３は該ゲート屯縁膜
２上に形成されたゲート電極、４は低２３度ソース・ド
レイン拡散層、６はゲート電極３に対して核層４より外
側に核層４と連続して形成された高濃度ソース・ドレイ
ン拡散層である。
次に製造方法について説明する。
シリコン基ｖｉ１の上にゲート絶縁膜２を形成した後、
ゲー）を極３用材籾を形成する。この材料は例えば多結
晶シリコンあるいは高融点金属等の単一層膜あるいは両
者を含む２層以上の複数層膜のいづれでもよい。
ゲー）を極３用材籾を形成する。この材料は例えば多結
晶シリコンあるいは高融点金属等の単一層膜あるいは両
者を含む２層以上の複数層膜のいづれでもよい。
この電極材料を公知のエツチング方法で加工してゲート
電極３を形成した後、基板１と逆導電型の不純物を低濃
度（１×１０＋２／ｃＩａ〜１×１０′４／−）にイオ
ン注入して低濃度拡散層４を形成しく第１図ｆａｎ）、
続いて上記不純物と同導電型の不純物を高濃度（５Ｘ１
０１〜ｌＸｌ０１ｂ／ｃｕｔ）にイオン注入して高濃度
拡散層６を形成する（第１図（ト）））。この時、低濃
度層４と高濃度層６とは互いに連続し、かつ低濃度層４
が高４度層６の内側となるよう、すなわち低濃度Ｎ４が
高濃度層よりゲート電極３側に近い２重拡散構造となる
よう、不純物元素及び熱処理等の条件を設定している。
電極３を形成した後、基板１と逆導電型の不純物を低濃
度（１×１０＋２／ｃＩａ〜１×１０′４／−）にイオ
ン注入して低濃度拡散層４を形成しく第１図ｆａｎ）、
続いて上記不純物と同導電型の不純物を高濃度（５Ｘ１
０１〜ｌＸｌ０１ｂ／ｃｕｔ）にイオン注入して高濃度
拡散層６を形成する（第１図（ト）））。この時、低濃
度層４と高濃度層６とは互いに連続し、かつ低濃度層４
が高４度層６の内側となるよう、すなわち低濃度Ｎ４が
高濃度層よりゲート電極３側に近い２重拡散構造となる
よう、不純物元素及び熱処理等の条件を設定している。
次いで、ゲート電極３の外側から熱酸化してゲート電極
３と基板１との間のゲート絶縁膜２の側端部分を厚く成
長させる（第１図（Ｃ））。ここで酸化時間、’ＩＡ度
等は酸化膜２が低４度拡散層４の側端上部から外側すな
わち高濃度層６側に向かってしだいに厚くなるよう選択
している。その結果ＭＯ３Ｔｒの特性を決める実効チャ
ネル長（Ｌｅｆｆ）に相当する部分のゲート絶縁膜２の
厚さは、当初設定した膜厚と変わらず、ｇｍ等の基本特
性は設計値通りの値を得ることができる。
３と基板１との間のゲート絶縁膜２の側端部分を厚く成
長させる（第１図（Ｃ））。ここで酸化時間、’ＩＡ度
等は酸化膜２が低４度拡散層４の側端上部から外側すな
わち高濃度層６側に向かってしだいに厚くなるよう選択
している。その結果ＭＯ３Ｔｒの特性を決める実効チャ
ネル長（Ｌｅｆｆ）に相当する部分のゲート絶縁膜２の
厚さは、当初設定した膜厚と変わらず、ｇｍ等の基本特
性は設計値通りの値を得ることができる。
このように本実施例ではゲート絶縁膜の両側端部を厚く
し、ソース・ドレイン拡散層を２重拡散構造としたので
、ドレイン近傍での電界強度は低濃度層４で緩和され、
また発生したホットエレクトロンがゲート絶縁膜２にト
ラップされても、その上にゲート電極３があるため、ゲ
ート電））の正電位によって電子の負電位を中和するこ
とができ、従来問題となったトラップ電子によるｇｍ劣
化を防止することができる。またゲート電極の外側から
ゲート絶縁膜を酸化するようにしたから、容易にかつ確
実にゲート絶縁膜の側部を厚くすることができる。
し、ソース・ドレイン拡散層を２重拡散構造としたので
、ドレイン近傍での電界強度は低濃度層４で緩和され、
また発生したホットエレクトロンがゲート絶縁膜２にト
ラップされても、その上にゲート電極３があるため、ゲ
ート電））の正電位によって電子の負電位を中和するこ
とができ、従来問題となったトラップ電子によるｇｍ劣
化を防止することができる。またゲート電極の外側から
ゲート絶縁膜を酸化するようにしたから、容易にかつ確
実にゲート絶縁膜の側部を厚くすることができる。
なお、本発明はＮ型あるいはＰ型のいずれのＭＯ３Ｔｒ
にも適用でき、また、単一基板上のみならず、エピタキ
シャル層、あるいはウェハ上に形成されたＭＯ３Ｔｒに
も適用できこの場合も、上記実施例と同様の効果が得ら
れる。又本発明はシリコン半導体以外の化合物半導体に
おいても適用できるのは勿論である。
にも適用でき、また、単一基板上のみならず、エピタキ
シャル層、あるいはウェハ上に形成されたＭＯ３Ｔｒに
も適用できこの場合も、上記実施例と同様の効果が得ら
れる。又本発明はシリコン半導体以外の化合物半導体に
おいても適用できるのは勿論である。
また上記実施例ではソース・ドレイン層が２重拡散構造
である場合について述べたが、高濃度ソース・ドレイン
層はソース・ドレイン抵抗を低くし、かつソース・ドレ
イン電極との接触抵抗を下げるために形成するもので、
例えば表面をシリサイド化する等の低抵抗化手段を用い
た場合、あるいは低抵抗化の必要のない場合等において
は高濃度ソース・ドレイン層は不要となり、これらの場
合にはソース・ドレイン拡散層は低濃度ソース・ドレイ
ン拡散層の単一層構造でもよい。
である場合について述べたが、高濃度ソース・ドレイン
層はソース・ドレイン抵抗を低くし、かつソース・ドレ
イン電極との接触抵抗を下げるために形成するもので、
例えば表面をシリサイド化する等の低抵抗化手段を用い
た場合、あるいは低抵抗化の必要のない場合等において
は高濃度ソース・ドレイン層は不要となり、これらの場
合にはソース・ドレイン拡散層は低濃度ソース・ドレイ
ン拡散層の単一層構造でもよい。
以上のように本願の第１の発明によれば、ゲート電極下
のゲート絶縁膜の側端部を厚くし、ゲート絶縁膜の厚い
分の下に低濃度拡散層を、その外側に高濃度拡散層を連
続的に形成したので、ドレイン近傍でのホットキャリヤ
の発生を抑えることができるだけでな（、絶縁膜中にト
ラップされたキャリヤによるｇｍ劣化等を防止でき信頼
性の高い電界効果型トランジスタを得ることができる。
のゲート絶縁膜の側端部を厚くし、ゲート絶縁膜の厚い
分の下に低濃度拡散層を、その外側に高濃度拡散層を連
続的に形成したので、ドレイン近傍でのホットキャリヤ
の発生を抑えることができるだけでな（、絶縁膜中にト
ラップされたキャリヤによるｇｍ劣化等を防止でき信頼
性の高い電界効果型トランジスタを得ることができる。
また、本願の第２の発明によれば、ゲート電極の外側か
らゲート絶縁膜を酸化するようにしたので、ゲート絶縁
膜の側端部の厚いＭＯＳ）ランジスタを容易にかつ確実
に製造できる。
らゲート絶縁膜を酸化するようにしたので、ゲート絶縁
膜の側端部の厚いＭＯＳ）ランジスタを容易にかつ確実
に製造できる。
第１図は、本発明の一実施例によるＭＯ３ｒの断面構造
を工程順に示す図、第２図は従来のＬＤＤ型Ｍ ＯＳ
Ｔ ｒの断面構造を工程順に示す図である。 図中、１はシリコン基板、２はゲート絶縁膜、３はゲー
ト電極、４は低１度ソース・ドレイン拡散層、６は高濃
度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
を工程順に示す図、第２図は従来のＬＤＤ型Ｍ ＯＳ
Ｔ ｒの断面構造を工程順に示す図である。 図中、１はシリコン基板、２はゲート絶縁膜、３はゲー
ト電極、４は低１度ソース・ドレイン拡散層、６は高濃
度ソース・ドレイン拡散層である。 なお図中同一符号は同−又は相当部分を示す。
Claims (6)
- （１）電界効果型トランジスタにおいて、 基板上の所定の領域に形成され、その側端部が中央部に
より厚いゲート絶縁膜と、 該ゲート絶縁膜上に形成されたゲート電極と、該ゲート
電極両側の基板表面にゲート絶縁膜の薄い部分と重なら
ないよう形成されたソース・ドレイン拡散層とを備えた
ことを特徴とする電界効果型トランジスタ。 - （２）上記ゲート電極は、多結晶シリコンもしくは高融
点金属またはそのシリサイドからなる単一層構造あるい
は多結晶シリコン及び高融点金属の両者もしくはこれら
のシリサイドからなる二層構造であることを特徴とする
特許請求の範囲第１項記載の電界効果型トランジスタ。 - （３）上記ソース・ドレイン層は、ゲート電極に近接さ
せて形成された低濃度拡散層及び該低濃度拡散層より厚
くこれと連続してかつゲート電極からやや離して形成さ
れた高濃度拡散層からなる２重拡散層構造であることを
特徴とする特許請求の範囲第１項または第２項記載の電
界効果型トランジスタ。 - （４）上記低濃度拡散層の不純物濃度は１×１０＾１＾
２／ｃｍ＾２〜４×１０＾１＾４／ｃｍ＾２の範囲であ
り、上記高濃度拡散層の不純物濃度は、５×１０＾１＾
４／ｃｍ＾２〜１×１０＾１＾６／ｃｍ＾２の範囲であ
ることを特徴とする特許請求の範囲第３項記載の電界効
果型トランジスタ。 - （５）電界効果型トランジスタの製造方法において、 半導体基板上にゲート絶縁膜を形成した後、その上にゲ
ート電極材料を形成する第１の工程、次にゲート電極材
料を選択的にエッチングしてゲート電極を形成した後、
ゲート電極両側の基板上に不純物を注入してソース・ド
レイン拡散層を形成する第２の工程、 その後、ゲート電極の外側から熱酸化して上記ゲート絶
縁膜の側端部を中央部より厚く成長させる第３の工程を
含むことを特徴とする電界効果型トランジスタの製造方
法。 - （６）上記第２の工程はゲート電極両側の基板上に同種
又は異種のイオンを注入して、低濃度拡散層をゲート電
極に近接させて形成するとともに、高濃度拡散層をゲー
ト電極からやや離して形成し、これにより２重拡散ソー
ス・ドレイン層を形成する工程であることを特徴とする
特許請求の範囲第５項記載の電界効果型トランジスタの
製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881686A JPS6344769A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP18881686A JPS6344769A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6344769A true JPS6344769A (ja) | 1988-02-25 |
Family
ID=16230316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18881686A Pending JPS6344769A (ja) | 1986-08-12 | 1986-08-12 | 電界効果型トランジスタ及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6344769A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05302297A (ja) * | 1991-02-12 | 1993-11-16 | Agency Of Ind Science & Technol | 合成パルプ及びそれを用いた製品 |
| US5510648A (en) * | 1994-01-04 | 1996-04-23 | Motorola, Inc. | Insulated gate semiconductor device and method of fabricating |
| US5541132A (en) * | 1995-03-21 | 1996-07-30 | Motorola, Inc. | Insulated gate semiconductor device and method of manufacture |
| US5612244A (en) * | 1995-03-21 | 1997-03-18 | Motorola, Inc. | Insulated gate semiconductor device having a cavity under a portion of a gate structure and method of manufacture |
| US5661048A (en) * | 1995-03-21 | 1997-08-26 | Motorola, Inc. | Method of making an insulated gate semiconductor device |
| US5679968A (en) * | 1990-01-31 | 1997-10-21 | Texas Instruments Incorporated | Transistor having reduced hot carrier implantation |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5215273A (en) * | 1975-07-28 | 1977-02-04 | Hitachi Ltd | Semiconductor device |
| JPS5326683A (en) * | 1976-08-25 | 1978-03-11 | Hitachi Ltd | Manufacture of semiconductor devic e |
| JPS5492183A (en) * | 1977-12-29 | 1979-07-21 | Fujitsu Ltd | Manufacture of mis type semiconductor device |
-
1986
- 1986-08-12 JP JP18881686A patent/JPS6344769A/ja active Pending
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