JPS63235983A - 薄膜トランジスタパネルの製造方法 - Google Patents
薄膜トランジスタパネルの製造方法Info
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- JPS63235983A JPS63235983A JP62070809A JP7080987A JPS63235983A JP S63235983 A JPS63235983 A JP S63235983A JP 62070809 A JP62070809 A JP 62070809A JP 7080987 A JP7080987 A JP 7080987A JP S63235983 A JPS63235983 A JP S63235983A
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Landscapes
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概要〕
アクティブマトリックス型液晶表示装置の特性を改善す
るため表示装置の各画素に対応して薄膜トランジスタを
形成せる薄膜トランジスタ（本発明においてはＴＰＴと
略称する）パネルが組み込み使用されている。本発明で
はＴＰＴパネル上の電極形成時に発生する半導体層の基
板との段差を無くして特性改善を図るものである。
るため表示装置の各画素に対応して薄膜トランジスタを
形成せる薄膜トランジスタ（本発明においてはＴＰＴと
略称する）パネルが組み込み使用されている。本発明で
はＴＰＴパネル上の電極形成時に発生する半導体層の基
板との段差を無くして特性改善を図るものである。
アクティブマトリックス型液晶表示装置において表示画
素数の増大、カラー化の要望に対応してコントラストの
低下を防止するため、各画素にメモリ機能を持たせたＴ
ＰＴパネルの実用化が進んでいる。本発明はＴＰＴパネ
ル上にＴＰＴ電極を形成するに際し、段差の発生を防止
してＴＰＴパネルの特性のバラツキ、耐圧等の特性を改
善せる製造方法に関する。
素数の増大、カラー化の要望に対応してコントラストの
低下を防止するため、各画素にメモリ機能を持たせたＴ
ＰＴパネルの実用化が進んでいる。本発明はＴＰＴパネ
ル上にＴＰＴ電極を形成するに際し、段差の発生を防止
してＴＰＴパネルの特性のバラツキ、耐圧等の特性を改
善せる製造方法に関する。
第３図（ａ）にＴＰＴパネルを使用せるアクティブマト
リックス型のカラー液晶表示装置を模式的に示す。
リックス型のカラー液晶表示装置を模式的に示す。
上下２枚の偏光板２１．２２に挟まれてＴＰＴパネル２
３、液晶層２４、透明電極２５、カラーフィルタ２６、
ガラス基板２７と順次積層されている。ＴＰＴパネル２
３の１画素に対応する領域２８のみを拡大して第３図（
ｂ）、及びｆ（Ｊに示す。（ｂ）はスタガ方式、［Ｃ）
は逆スタガ方式のＴＰＴパネルを示している（両図部具
簡明化の為一部のコンタクト層、絶縁膜等を省略してい
る）。
３、液晶層２４、透明電極２５、カラーフィルタ２６、
ガラス基板２７と順次積層されている。ＴＰＴパネル２
３の１画素に対応する領域２８のみを拡大して第３図（
ｂ）、及びｆ（Ｊに示す。（ｂ）はスタガ方式、［Ｃ）
は逆スタガ方式のＴＰＴパネルを示している（両図部具
簡明化の為一部のコンタクト層、絶縁膜等を省略してい
る）。
縦方向にドレインバス（データバス）３１が形成され、
これと直角に交叉して絶縁膜３２を介して横方向にゲー
トバス（アドレスバス）３０が形成されている。
これと直角に交叉して絶縁膜３２を介して横方向にゲー
トバス（アドレスバス）３０が形成されている。
アクティブ素子を形成する例えばアモルファスシリコン
（ａ−５ｉ）よりなる半導体Ｊｉ１３３が形成され、−
ゲートバス３０と一体化してゲート電極３４、ドレイン
バス３１に接続されたドレイン電極３５、表示電極３７
に接続されたソース電極３６がそれぞれ形成され、ゲー
ト電極３４、ドレイン電極３５、ソース電極３６及び半
導体層３３とでＴ Ｐ Ｔ （Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）領域３８を形成している。
（ａ−５ｉ）よりなる半導体Ｊｉ１３３が形成され、−
ゲートバス３０と一体化してゲート電極３４、ドレイン
バス３１に接続されたドレイン電極３５、表示電極３７
に接続されたソース電極３６がそれぞれ形成され、ゲー
ト電極３４、ドレイン電極３５、ソース電極３６及び半
導体層３３とでＴ Ｐ Ｔ （Ｔｈｉｎ Ｆｉｌｍ Ｔ
ｒａｎｓｉｓｔｏｒ）領域３８を形成している。
第４図、第５図は上記ＴＦＴＶＪ域３８を工程途中で部
分的に断面し拡大した図である。ガラス基板１上には透
明電極としてＩ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）よりなるドレイン電極２ａ、ソース電極２
ｂが形成され、両電極の上ムこはｎ型ａ−５ｉＪｉ！よ
りなるコンタクト層３が積層され、これを介して半導体
層につながることになる。コンタクト層３の表面は、非
常に酸化しやすいため結果として酸化膜４が形成される
。ＴＰＴを形成する半導体層を更にオーミックコンタク
トで積層するには上記酸化膜４を除去することが必要で
あり、ウェット法でスライトエソチングを行って除去す
る。
分的に断面し拡大した図である。ガラス基板１上には透
明電極としてＩ Ｔ Ｏ（Ｉｎｄｉｕｍ Ｔｉｎ
０ｘｉｄｅ）よりなるドレイン電極２ａ、ソース電極２
ｂが形成され、両電極の上ムこはｎ型ａ−５ｉＪｉ！よ
りなるコンタクト層３が積層され、これを介して半導体
層につながることになる。コンタクト層３の表面は、非
常に酸化しやすいため結果として酸化膜４が形成される
。ＴＰＴを形成する半導体層を更にオーミックコンタク
トで積層するには上記酸化膜４を除去することが必要で
あり、ウェット法でスライトエソチングを行って除去す
る。
この時ガラス基板１も同時にエツチングされ、その後ａ
−３ｉの半導体層５、ゲート絶縁膜６、ゲート電極７を
順次積層し、パターンニング工程を経て基板断面は第５
図の如くになる。
−３ｉの半導体層５、ゲート絶縁膜６、ゲート電極７を
順次積層し、パターンニング工程を経て基板断面は第５
図の如くになる。
第５図より明らかな如く、ドレイン電極２ａ、ソース電
極２ｂ間とガラス基板１との間には更に大きな段差を住
することが避けられない。
極２ｂ間とガラス基板１との間には更に大きな段差を住
することが避けられない。
上記のＴＰＴパネルの構造は、ガラス基板上にドレイン
電極、ソース電極を形成せる第３図（ｂ）の所謂スタガ
型構造に付いて説明したが、ゲート電極がガラス基板上
に先に形成する、第３図ｔｅｌに示す所謂逆スタガ構造
においてもゲート電極によって半導体層に同様の段差を
発生することが避けられない。
電極、ソース電極を形成せる第３図（ｂ）の所謂スタガ
型構造に付いて説明したが、ゲート電極がガラス基板上
に先に形成する、第３図ｔｅｌに示す所謂逆スタガ構造
においてもゲート電極によって半導体層に同様の段差を
発生することが避けられない。
（発明が解決しようとする問題点〕
液晶表示装置の各画素の制御特性は、第５図のドレイン
電極２ａ、ソース電極２ｂ、ゲート電極７とその間に形
成された半導体層５とゲート絶縁膜６よりなる単位ＴＰ
Ｔの特性に依存する。大きな段差の存在により製造工程
のバラツキによる各画素間あるいはパネル間の特性の変
動が避けられず、又段差による突起部の存在により電極
間耐圧の低下の問題も発生している。
電極２ａ、ソース電極２ｂ、ゲート電極７とその間に形
成された半導体層５とゲート絶縁膜６よりなる単位ＴＰ
Ｔの特性に依存する。大きな段差の存在により製造工程
のバラツキによる各画素間あるいはパネル間の特性の変
動が避けられず、又段差による突起部の存在により電極
間耐圧の低下の問題も発生している。
上記問題点はＴ Ｆ Ｔ ＳＪｆ域において平坦なる絶
縁性基板上にＴＰＴの下部電極を形成するために半導体
層に大きな段差を生ずることに起因する。従って絶縁性
基板に前もって溝を形成し、電極とそれに連なる配線部
を埋め込み形成してその後の工程で積層される半導体層
の平坦化を図ることにより解決される。
縁性基板上にＴＰＴの下部電極を形成するために半導体
層に大きな段差を生ずることに起因する。従って絶縁性
基板に前もって溝を形成し、電極とそれに連なる配線部
を埋め込み形成してその後の工程で積層される半導体層
の平坦化を図ることにより解決される。
例えばスタガ方式のＴＰＴパネルでは第１図の部分断面
図で示すようにドレイン電極２ａ及びソース電極２ｂ上
にコンタクト層３が積層されてほぼ絶縁性基板１と平坦
面を形成している。従ってこれらの上に積層される半導
体層５、ゲート絶縁膜６、ゲート電極７も平坦なる積層
で得られる。
図で示すようにドレイン電極２ａ及びソース電極２ｂ上
にコンタクト層３が積層されてほぼ絶縁性基板１と平坦
面を形成している。従ってこれらの上に積層される半導
体層５、ゲート絶縁膜６、ゲート電極７も平坦なる積層
で得られる。
一方逆スタガ方式のＴＰＴパネルではゲート電極とゲー
ト絶縁膜上に半導体層が積層される。ゲート電極とそれ
に連なる配線部を埋め込むことによりゲート絶縁膜とそ
の」二の半導体層が平坦化されるのでゲート電極の厚さ
に相当する深さの溝を形成すればよい。
ト絶縁膜上に半導体層が積層される。ゲート電極とそれ
に連なる配線部を埋め込むことによりゲート絶縁膜とそ
の」二の半導体層が平坦化されるのでゲート電極の厚さ
に相当する深さの溝を形成すればよい。
上記した製造方法を適用することによりＴＰＴの半導体
層は段差の殆ど無い平坦層として形成される。従って動
作時のトランジスタ領域のチャネル層には極端な屈折が
避けられ、特性の制御が容易となる。またＴＰＴの構造
に突起部あるいは屈曲点が無くなるため耐圧特性の改善
にも寄与する。
層は段差の殆ど無い平坦層として形成される。従って動
作時のトランジスタ領域のチャネル層には極端な屈折が
避けられ、特性の制御が容易となる。またＴＰＴの構造
に突起部あるいは屈曲点が無くなるため耐圧特性の改善
にも寄与する。
本発明によるＴＰＴパネルの製造方法の１実施例を第２
図（ａｌ〜（ｅｌの工程順に沿った断面図を用いて説明
する。第２図はスタガ方式のＴＰＴパネルであるが逆ス
タガ方式の場合も考え方は大きく変わらない。
図（ａｌ〜（ｅｌの工程順に沿った断面図を用いて説明
する。第２図はスタガ方式のＴＰＴパネルであるが逆ス
タガ方式の場合も考え方は大きく変わらない。
第２図（ａｌの工程はガラス基板１にレジスト膜１１を
塗布しドレイン電極領域１２とそれに連なる配線領域、
ソース電極領域１３以外の領域上のレジスト膜１１を残
してパターンニング除去する。
塗布しドレイン電極領域１２とそれに連なる配線領域、
ソース電極領域１３以外の領域上のレジスト膜１１を残
してパターンニング除去する。
次いで、第２図（ｂ）に示す如く弗酸系のエツチング液
を用いて上記レジスト膜が不在の開口領域１２．１３の
エツチングを行う。エツチングにより形成される溝１４
の深さｄは、以後の工程で形成される電極となる透明導
電膜（ＩＴ○膜）とコンタクト層の膜厚の合計に、コン
タクト層の表面処理時のガラス基板の厚さの減少分を加
えた程度に選ばれる。
を用いて上記レジスト膜が不在の開口領域１２．１３の
エツチングを行う。エツチングにより形成される溝１４
の深さｄは、以後の工程で形成される電極となる透明導
電膜（ＩＴ○膜）とコンタクト層の膜厚の合計に、コン
タクト層の表面処理時のガラス基板の厚さの減少分を加
えた程度に選ばれる。
次ぎに、ＩＴＯ膜１５をスパッタ法、あるいは蒸着法に
て約１０００人の厚さで基板全面に積層する。
て約１０００人の厚さで基板全面に積層する。
ＩＴＯ膜は後にパターンニングされてドレイン電極１２
、及びソース電極１３を形成する。更にコンタクト層３
となる不純物をドープせるａ−５ｉ層１６をＣＶＤ法に
て３００人積層する。この状態を第２図（Ｃ）にて示す
。
、及びソース電極１３を形成する。更にコンタクト層３
となる不純物をドープせるａ−５ｉ層１６をＣＶＤ法に
て３００人積層する。この状態を第２図（Ｃ）にて示す
。
次いでレジスト膜１１をリフトオフ法にて除去した後コ
ンタクト層３の表面の酸化膜４をエツチング除去すると
、ドレイン電極１２、及びソース電極１３はコンタクト
層３に覆われた状態でガラス基板１に埋め込まれ、はぼ
平坦化した基板が得られる。
ンタクト層３の表面の酸化膜４をエツチング除去すると
、ドレイン電極１２、及びソース電極１３はコンタクト
層３に覆われた状態でガラス基板１に埋め込まれ、はぼ
平坦化した基板が得られる。
これを第２図（ｄ＋に示す。
上記基板」二にノンドープａ−５ｉよりなる半導体層５
、シリコンの窒化膜あるいは酸化膜よりなるゲート絶縁
膜６、ｂｌあるいはＴｉ等よりなるゲート電極層７が積
層され、それらを順次パターンニングすることにより第
２図（ｅｌが得られる。
、シリコンの窒化膜あるいは酸化膜よりなるゲート絶縁
膜６、ｂｌあるいはＴｉ等よりなるゲート電極層７が積
層され、それらを順次パターンニングすることにより第
２図（ｅｌが得られる。
逆スタガ方式のＴＰＴパネルの場合は、ゲート−電極と
それに連なる配線部が先にガラス基板上に形成されるの
で、同様の方法でゲート電極を埋め込めばその上に積層
されるゲート絶縁膜、及び半導体層が共に平坦化される
。
それに連なる配線部が先にガラス基板上に形成されるの
で、同様の方法でゲート電極を埋め込めばその上に積層
されるゲート絶縁膜、及び半導体層が共に平坦化される
。
本発明のＴＰＴパネルの製造方法によれば絶縁性基板上
の半導体層の形成が平坦化され、これによりＴＰＴパネ
ルの特性のバラツキの改善、耐圧の向上に寄与する。
の半導体層の形成が平坦化され、これによりＴＰＴパネ
ルの特性のバラツキの改善、耐圧の向上に寄与する。
第１図は本発明の製造方法によるＴＰＴパネルの構造を
示す断面図、 第２図（ａｌ〜ｔｅｌは本発明の製造方法を説明する工
程順断面図、 第３図ｆａｌはアクティブマトリックス型カラー液晶表
示装置の斜視図、 第３図（ｂｌ及び（Ｃ１は、それぞれスタガ方式と逆ス
タガ方式について従来技術によるＴＰＴパネル１画素分
の斜視図、 第４図、及び第５図は従来技術によるＴＰＴパネルの製
造工程を説明する断面図を示す。 図面において、 １は絶縁性基板、 ２ａ、１２．３５はドレイン電極、 ２ｂ、１３．３６ばソース電極、 巨 ３はコンタクト層、 ５．３３は半導体層、 ６はゲート絶縁膜、 ７．３４はゲート電極、 １４は溝、 ３０はゲートバス、 ３１はドレインバスを示す。
示す断面図、 第２図（ａｌ〜ｔｅｌは本発明の製造方法を説明する工
程順断面図、 第３図ｆａｌはアクティブマトリックス型カラー液晶表
示装置の斜視図、 第３図（ｂｌ及び（Ｃ１は、それぞれスタガ方式と逆ス
タガ方式について従来技術によるＴＰＴパネル１画素分
の斜視図、 第４図、及び第５図は従来技術によるＴＰＴパネルの製
造工程を説明する断面図を示す。 図面において、 １は絶縁性基板、 ２ａ、１２．３５はドレイン電極、 ２ｂ、１３．３６ばソース電極、 巨 ３はコンタクト層、 ５．３３は半導体層、 ６はゲート絶縁膜、 ７．３４はゲート電極、 １４は溝、 ３０はゲートバス、 ３１はドレインバスを示す。
Claims (4)
- （１）、絶縁性基板（１）上に薄膜トランジスタを形成
してパネルを形成する際に、該基板の薄膜トランジスタ
の電極領域及びその配線領域に予めエッチングにより溝
（１４）を形成し、該電極及び配線を前記溝に埋め込め
るようにすることを特徴とする薄膜トランジスタパネル
の製造方法。 - （２）、前記埋め込み電極及び配線が薄膜トランジスタ
のドレイン電極（２ａ、１２）とその配線（３１）、及
びソース電極（２ｂ、１３、３６）であることを特徴と
する特許請求範囲第（１）項記載の薄膜トランジスタパ
ネルの製造方法。 - （３）、前記埋め込み電極及び配線が薄膜トランジスタ
のゲート電極（３４）及びその配線（３０）であること
を特徴とする特許請求範囲第（１）項記載の薄膜トラン
ジスタパネルの製造方法。 - （４）、絶縁性基板に形成する前記溝（１４）の深さ（
ｄ）は、該電極領域上に形成される半導体層（５）の平
坦面を得るのに必要且つ充分なる深さであることを特徴
とする特許請求範囲第（１）項記載の薄膜トランジスタ
パネルの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070809A JPS63235983A (ja) | 1987-03-24 | 1987-03-24 | 薄膜トランジスタパネルの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP62070809A JPS63235983A (ja) | 1987-03-24 | 1987-03-24 | 薄膜トランジスタパネルの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS63235983A true JPS63235983A (ja) | 1988-09-30 |
Family
ID=13442266
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62070809A Pending JPS63235983A (ja) | 1987-03-24 | 1987-03-24 | 薄膜トランジスタパネルの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS63235983A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0385530A (ja) * | 1989-08-29 | 1991-04-10 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH0418525A (ja) * | 1990-05-14 | 1992-01-22 | Matsushita Electron Corp | 液晶表示装置およびその製造方法 |
| JPH0490514A (ja) * | 1990-08-02 | 1992-03-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH05107553A (ja) * | 1991-06-18 | 1993-04-30 | Samsung Electron Co Ltd | アクテイブマトリクスｌｃｄの金属配線製造方法 |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
-
1987
- 1987-03-24 JP JP62070809A patent/JPS63235983A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0385530A (ja) * | 1989-08-29 | 1991-04-10 | Sharp Corp | アクティブマトリクス表示装置 |
| JPH0418525A (ja) * | 1990-05-14 | 1992-01-22 | Matsushita Electron Corp | 液晶表示装置およびその製造方法 |
| JPH0490514A (ja) * | 1990-08-02 | 1992-03-24 | Semiconductor Energy Lab Co Ltd | 半導体装置 |
| JPH05107553A (ja) * | 1991-06-18 | 1993-04-30 | Samsung Electron Co Ltd | アクテイブマトリクスｌｃｄの金属配線製造方法 |
| JP2000081636A (ja) * | 1998-09-03 | 2000-03-21 | Seiko Epson Corp | 電気光学装置及びその製造方法並びに電子機器 |
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