JPS6315471A - 薄膜トランジスタとその製造方法 - Google Patents
薄膜トランジスタとその製造方法Info
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- JPS6315471A JPS6315471A JP61159253A JP15925386A JPS6315471A JP S6315471 A JPS6315471 A JP S6315471A JP 61159253 A JP61159253 A JP 61159253A JP 15925386 A JP15925386 A JP 15925386A JP S6315471 A JPS6315471 A JP S6315471A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
本発明は、レーザアニール等で再結晶化された半導体薄
膜を用いた絶縁ゲート型薄膜トランジスタ（ＩＩ”ＩＮ
の（８造ど製；’ｊ−７Ｊ法に門１１ろＬ）のである。
膜を用いた絶縁ゲート型薄膜トランジスタ（ＩＩ”ＩＮ
の（８造ど製；’ｊ−７Ｊ法に門１１ろＬ）のである。
（発明の概要）
本発明によるＴＰＴは多チャンネルをもったもので、絶
縁基板上の複数個のストライプ形の島状高抵抗で一導電
型もしくは逆導電型の第１半導体薄膜と、ストライプ形
の良さ方向に互いに離間し、島状第１半導体薄膜を束ね
る様に設けた低抵抗で−Ｍ！ ｒｌｆ型の第２半尋体薄
膜から成るソース及びドレイン領域と、第１半導体薄膜
上のゲート絶縁膜と、その上のゲート電極から成る。第
１半導体薄膜は、複数個のストライプ状島状領域どして
設【プられるので、ビームアニール走査によって生活晶
化しやすい。
縁基板上の複数個のストライプ形の島状高抵抗で一導電
型もしくは逆導電型の第１半導体薄膜と、ストライプ形
の良さ方向に互いに離間し、島状第１半導体薄膜を束ね
る様に設けた低抵抗で−Ｍ！ ｒｌｆ型の第２半尋体薄
膜から成るソース及びドレイン領域と、第１半導体薄膜
上のゲート絶縁膜と、その上のゲート電極から成る。第
１半導体薄膜は、複数個のストライプ状島状領域どして
設【プられるので、ビームアニール走査によって生活晶
化しやすい。
（従来の技術）
非晶質絶縁物上の結晶シリコン技術いわゆるＳＯＩ技術
は、将来の三次元集積回路の重要な部分を占める。Ｓｏ
ｌ技術は、半導体薄膜をレーザビーム、電子ビーム、赤
外線等のいわゆるエネルギービームで溶融・再結晶化す
るものが多い。再結晶膜を再現性良く均一に形成するた
めに番ま多くの方法があり、例えば日経エレクトロニク
ス１９８５年１０月７日号 ２２９頁（特に２５０頁）
に２戎されている。その中で（１）ビーム強度を変化さ
せる方法は、基板上全面に堆積された半導体膜を用い、
ビーム強度分布の精密な制御と安定性が必要である。（
２）半導体ＷＡ表面に反則膜や吸収膜を設はビーム強度
分布をｂたＵる方法は、反射膜等の形成工程が多くなる
問題がある。（３）熱の逃げ方に差をつける方法も（２
）と同様に工程が多い。
は、将来の三次元集積回路の重要な部分を占める。Ｓｏ
ｌ技術は、半導体薄膜をレーザビーム、電子ビーム、赤
外線等のいわゆるエネルギービームで溶融・再結晶化す
るものが多い。再結晶膜を再現性良く均一に形成するた
めに番ま多くの方法があり、例えば日経エレクトロニク
ス１９８５年１０月７日号 ２２９頁（特に２５０頁）
に２戎されている。その中で（１）ビーム強度を変化さ
せる方法は、基板上全面に堆積された半導体膜を用い、
ビーム強度分布の精密な制御と安定性が必要である。（
２）半導体ＷＡ表面に反則膜や吸収膜を設はビーム強度
分布をｂたＵる方法は、反射膜等の形成工程が多くなる
問題がある。（３）熱の逃げ方に差をつける方法も（２
）と同様に工程が多い。
以上の問題点に加えて、これらの方法は基本的にビーム
の照）１された部分の半導体膜内にＴＰＴを形成するも
ので、そのサイズはビーム径以下である。それ以上大き
くする場合には、２回のビームアニールの重ね合わ辺部
分を用いる必要があり、結晶粒界等が入りやすい。また
、再結晶時にはビーム照射された部分づべての熱を放散
する必要があるため、基板への影響は無視できない。特
に基板が低融点ガラス等の場合には、これは重要な問題
である。
の照）１された部分の半導体膜内にＴＰＴを形成するも
ので、そのサイズはビーム径以下である。それ以上大き
くする場合には、２回のビームアニールの重ね合わ辺部
分を用いる必要があり、結晶粒界等が入りやすい。また
、再結晶時にはビーム照射された部分づべての熱を放散
する必要があるため、基板への影響は無視できない。特
に基板が低融点ガラス等の場合には、これは重要な問題
である。
（発明が解決しようとする問題点）
本発明は以上の問題点を改善するためのもので、均一性
の良い特性をもったＴＰＴを大面積基板上に形成でき、
基板に影響を与えにくいビームアニールＴＦＴ構造とそ
の容易な製造方法を提供するものである。
の良い特性をもったＴＰＴを大面積基板上に形成でき、
基板に影響を与えにくいビームアニールＴＦＴ構造とそ
の容易な製造方法を提供するものである。
（問題点を解決するための手段）
本発明においては、（１）絶縁基板上の高抵抗第１半導
体薄膜をストライプ形の複数の島状領域とする工程（２
）ストライプの長さ方向のビームアニール（３）ストラ
イプの長さ方向の両側に第１半導体膜を束ねる形で低抵
抗第２半導体膜でソース及びドレイン領域を選択形式
（４）ゲート絶縁膜を少なく共第１半導体膜上に設ける
工程（５）ゲート電極を複数の第１半導体膜のストライ
プを横断する形で設ける工程 より成る製造方法であり
、構造を右する。
体薄膜をストライプ形の複数の島状領域とする工程（２
）ストライプの長さ方向のビームアニール（３）ストラ
イプの長さ方向の両側に第１半導体膜を束ねる形で低抵
抗第２半導体膜でソース及びドレイン領域を選択形式
（４）ゲート絶縁膜を少なく共第１半導体膜上に設ける
工程（５）ゲート電極を複数の第１半導体膜のストライ
プを横断する形で設ける工程 より成る製造方法であり
、構造を右する。
（作用）
ビームアニールさるべき第１半導体膜は幅Ｗをもつスト
ライプ状になっているので、アニール走査はストライプ
の長さ方向に行える。ＡＤＤＩｉｅｄＰｈｙｓｉｃｓ
１．ｅｔｔｅｒｓ ３４ Ｎ １２号（１９７９年＞
ｐｐ。
ライプ状になっているので、アニール走査はストライプ
の長さ方向に行える。ＡＤＤＩｉｅｄＰｈｙｓｉｃｓ
１．ｅｔｔｅｒｓ ３４ Ｎ １２号（１９７９年＞
ｐｐ。
８３１〜８３３によれば、Ｗが狭い程島状半導体膜は単
結晶化しやすくなる。我々の実験ではＷが５珈以下が実
用的であった。この様に、ストライプ状第１半導体膜を
ビームアニールすることにより、均一性の良い再結晶膜
が得られ、結果として均一な特性をもつＴＰＴを得るこ
とができる。また、本発明では加熱されるのはストライ
プ状の第１半導体膜なので、単位面積あたりの平均放熱
Ｍは小さくて済み、ガラス基板等の使用が容易になり、
結果として大面積基板化ができる。
結晶化しやすくなる。我々の実験ではＷが５珈以下が実
用的であった。この様に、ストライプ状第１半導体膜を
ビームアニールすることにより、均一性の良い再結晶膜
が得られ、結果として均一な特性をもつＴＰＴを得るこ
とができる。また、本発明では加熱されるのはストライ
プ状の第１半導体膜なので、単位面積あたりの平均放熱
Ｍは小さくて済み、ガラス基板等の使用が容易になり、
結果として大面積基板化ができる。
（実施例）
ａ、実施例１ ＴＦＴ構造（１１図）第１図は本発明
によるＴＰＴの構造例で第１図（ａ）は平面図、第１図
（ｂ）、（ｃ）及び（ｄ）はそれぞれ第１図（ａ＞のＡ
−Ａ’線、［３−８’線、ｃ−ｃ’線に沿った断面図で
ある。絶縁↓Ｊ板１上にストライプ形状をした′Ｉ２数
の島状第１崖導体膜（例えばＰ−３ｉ１ＰＪ）２０がヂ
ャンネル長方向と並行に設けられ、Ｐチャンネル領域２
１，２２゜２３を形成している。ｎ゛ソースびドレイン
領域３２．３１は低抵抗第２半導体膜３０（例えばｎ＋
多結晶Ｓｉ ）により複数のＰチャンネル領域２１〜２
３を束ねる様にそれらの両側に配され、ゲート絶縁ＩＱ
４０ Ｇ、ｔ Ｐヂャンネル領域２１〜２３上を′ｌ
ｉＮし、ざらにその上にゲート電８Ａ５３が複数のＰブ
ヤンネル領域２１〜２３を横切る様に設けられている。
によるＴＰＴの構造例で第１図（ａ）は平面図、第１図
（ｂ）、（ｃ）及び（ｄ）はそれぞれ第１図（ａ＞のＡ
−Ａ’線、［３−８’線、ｃ−ｃ’線に沿った断面図で
ある。絶縁↓Ｊ板１上にストライプ形状をした′Ｉ２数
の島状第１崖導体膜（例えばＰ−３ｉ１ＰＪ）２０がヂ
ャンネル長方向と並行に設けられ、Ｐチャンネル領域２
１，２２゜２３を形成している。ｎ゛ソースびドレイン
領域３２．３１は低抵抗第２半導体膜３０（例えばｎ＋
多結晶Ｓｉ ）により複数のＰチャンネル領域２１〜２
３を束ねる様にそれらの両側に配され、ゲート絶縁ＩＱ
４０ Ｇ、ｔ Ｐヂャンネル領域２１〜２３上を′ｌ
ｉＮし、ざらにその上にゲート電８Ａ５３が複数のＰブ
ヤンネル領域２１〜２３を横切る様に設けられている。
必要に応じソース及びトレイン電極５２．５１はゲート
絶縁膜４０に設【ノたコンタクト窓６２．６１を介して
ｎ＋ソース及びドレイン領域３２．３１に接して形成さ
れる。基板１には、石英、ガラス等の絶縁物や絶縁膜］
−トされたＳＬ基基板厚用いられる。ガラス基板を用い
る場合には必要に応じ表面に５ｊＯ２等がバッファ絶縁
膜として挿入される。第１半々体膜２ｏは、ストライプ
の長さ方向にビームアニール走査された再結晶半導体膜
が最適である。ゲート絶縁膜４０にはＣＶＤ等によりＭ
ｉ積された３１０２や３Ｎ膜や熱酸化膜を用いることが
できる。
絶縁膜４０に設【ノたコンタクト窓６２．６１を介して
ｎ＋ソース及びドレイン領域３２．３１に接して形成さ
れる。基板１には、石英、ガラス等の絶縁物や絶縁膜］
−トされたＳＬ基基板厚用いられる。ガラス基板を用い
る場合には必要に応じ表面に５ｊＯ２等がバッファ絶縁
膜として挿入される。第１半々体膜２ｏは、ストライプ
の長さ方向にビームアニール走査された再結晶半導体膜
が最適である。ゲート絶縁膜４０にはＣＶＤ等によりＭ
ｉ積された３１０２や３Ｎ膜や熱酸化膜を用いることが
できる。
この構造では、第１半導体膜２０のストライプ幅をＷ、
水攻をｎとすれば、本ＴＰＴのチャンネル幅Ｗ ＝Ｆｎ
Ｗとなる。また、Ｗは各ストライプによって等しい必
要はない。
水攻をｎとすれば、本ＴＰＴのチャンネル幅Ｗ ＝Ｆｎ
Ｗとなる。また、Ｗは各ストライプによって等しい必
要はない。
ｂ、実施例２ 製造工程例（第２図）
第２図には実施例１のＴ Ｆ Ｔ Ｍｉ造を実現するた
めの製璋工程に沿った平面図を示寸。第２図（ａ）は基
板１上に多結晶Ｓｉやａ−３ｔ等の高抵抗第１半導体膜
２０を複数個ストライプ状に形成した平面図である。各
ストライプは幅Ｗ９間隔Ｓを有し、例えばＷは３１ＪＩ
Ｒ，Ｓは２ＪＪＩ！である。ビームアニールにＡｒＣＷ
レーザを用いる場合、ビーム系を４０ｕｓとけるとスト
ライプは７〜８本アニールできるが、用いるのはその中
心部の３〜４本のストライプが望ましい。Ｗは最大５趨
、Ｓは最大ビーム停の１７２の程度に選ぶのが望ましい
。ストライプの長さは、ＴＰＴのチャンネル艮以上であ
れば任意に選べるが、この例の場合！！根１のサイズ（
直径または幅）と同程度にしている。第２図（ａ＞の状
態でビームアニールした後、第２図（ｂ）の如く第１半
導体膜２０を所定の長さくチャンネル艮以上）に選択エ
ッチする。第２図（ｃ）は、低抵抗第２半導体膜（ｎ＋
多結晶３＋ ）をＭ１積・選択エッチによって複数の第
１半導体膜２ｏの両側にｎ＋ソース及びドレイン領域３
２．３１を設【ノだ平面図を示す。ｎ＋ソース及びドレ
イン領域１域３２゜３１の形成は、ｎ４多結晶ｓｚヤｎ
” ａ −３ｉｔＦＪ（７）ＫＬ積２選択エッチ、ビ
ームや炉によるアニールによる低抵抗化が望ましい。ま
た、第１半導体膜はこの段階でチャンネル領域２１．２
２となるが、その導電型やキャリア密度は第２図（ａ）
の段階の第１半導体膜堆積時、堆積後から第２図（ｃ）
の段階のいずれかの工程に不純物添加やイオン注入を付
加することにより制御される。第２図（ｄ）は、ゲート
絶縁膜４０の堆積後、コンタクト窓６１．６２をｉｉｌ
孔し、金属膜等でゲート′ｌ￥ｌｆ極５３゜ドレイン及
びソース電極５１．５２を設けた平面図である。
めの製璋工程に沿った平面図を示寸。第２図（ａ）は基
板１上に多結晶Ｓｉやａ−３ｔ等の高抵抗第１半導体膜
２０を複数個ストライプ状に形成した平面図である。各
ストライプは幅Ｗ９間隔Ｓを有し、例えばＷは３１ＪＩ
Ｒ，Ｓは２ＪＪＩ！である。ビームアニールにＡｒＣＷ
レーザを用いる場合、ビーム系を４０ｕｓとけるとスト
ライプは７〜８本アニールできるが、用いるのはその中
心部の３〜４本のストライプが望ましい。Ｗは最大５趨
、Ｓは最大ビーム停の１７２の程度に選ぶのが望ましい
。ストライプの長さは、ＴＰＴのチャンネル艮以上であ
れば任意に選べるが、この例の場合！！根１のサイズ（
直径または幅）と同程度にしている。第２図（ａ＞の状
態でビームアニールした後、第２図（ｂ）の如く第１半
導体膜２０を所定の長さくチャンネル艮以上）に選択エ
ッチする。第２図（ｃ）は、低抵抗第２半導体膜（ｎ＋
多結晶３＋ ）をＭ１積・選択エッチによって複数の第
１半導体膜２ｏの両側にｎ＋ソース及びドレイン領域３
２．３１を設【ノだ平面図を示す。ｎ＋ソース及びドレ
イン領域１域３２゜３１の形成は、ｎ４多結晶ｓｚヤｎ
” ａ −３ｉｔＦＪ（７）ＫＬ積２選択エッチ、ビ
ームや炉によるアニールによる低抵抗化が望ましい。ま
た、第１半導体膜はこの段階でチャンネル領域２１．２
２となるが、その導電型やキャリア密度は第２図（ａ）
の段階の第１半導体膜堆積時、堆積後から第２図（ｃ）
の段階のいずれかの工程に不純物添加やイオン注入を付
加することにより制御される。第２図（ｄ）は、ゲート
絶縁膜４０の堆積後、コンタクト窓６１．６２をｉｉｌ
孔し、金属膜等でゲート′ｌ￥ｌｆ極５３゜ドレイン及
びソース電極５１．５２を設けた平面図である。
第２図（ｃ）の第２半導体膜３０の選択エッチ工程は、
例えばｎ＋３１とＰ型Ｓｔに対し選択比の大きいｃ１２
２系のドライエッチやウェットエッチと共に両者の膜質
の差（例えば非晶質と単結晶）を利用すると容易である
。
例えばｎ＋３１とＰ型Ｓｔに対し選択比の大きいｃ１２
２系のドライエッチやウェットエッチと共に両者の膜質
の差（例えば非晶質と単結晶）を利用すると容易である
。
Ｃ１実施例３ ＴＦＴ構造（第３図）第３図にはセル
ファライン工程ができるＴＰＴ構造構造水し、第３図（
ａ）は平面図、そのＤ−Ｄ′線に沿った断面を第３図（
ｂ）に示す。この例では、ゲート電極（例えばｎ＋＋結
晶膜）５３とｎ＋ソースまたはｎ＋ドレインｆｆ域３２
．３１は平面的に重畳せずにオフセット部がある。その
オフセット部の第１半導体膜はｎ領域３１１゜３１２．
３２１．３２２に形成され、その間にＰチャンネル領域
２１．２２が設けられている。ｎ領域３１１，３１２，
３２１．３２２の形成は、グー１〜電極５３をマスクに
したｎ型不純物のイオン注入等１行なえ、後で詳述する
。
ファライン工程ができるＴＰＴ構造構造水し、第３図（
ａ）は平面図、そのＤ−Ｄ′線に沿った断面を第３図（
ｂ）に示す。この例では、ゲート電極（例えばｎ＋＋結
晶膜）５３とｎ＋ソースまたはｎ＋ドレインｆｆ域３２
．３１は平面的に重畳せずにオフセット部がある。その
オフセット部の第１半導体膜はｎ領域３１１゜３１２．
３２１．３２２に形成され、その間にＰチャンネル領域
２１．２２が設けられている。ｎ領域３１１，３１２，
３２１．３２２の形成は、グー１〜電極５３をマスクに
したｎ型不純物のイオン注入等１行なえ、後で詳述する
。
ｄ、実施例４ ￥ｌ造工程例（第４図）第４図には第３
図の実施例３のＴＰＴ構造の製造工程断面図を示す。第
４図（ａ）はストライプ状第１半イ）体膜をビームアニ
ールして再結品Ｐ型３膜２２を形成した断面、第４図（
ｂ）は第２半導体膜であるｎ＋多多結晶Ｓ模膜ｎ＋ンー
ス及びドレイン領域３２．３１を形成した高面、第４図
（ｃ）はゲート絶縁膜４０堆ｇＩ後さらにゲート電極５
３を形成した高面であるゲート電極５３には多結晶Ｓｊ
やａ−’３１の他に高融点金属等が用いられる。第４図
（ｄ）はゲート電極５３をマスクにｎ型不純物をイオン
注入してＰ型ＳＬＭＩＡ２２内にｎ型領域３１２，３２
２を設けた状態を示す。ゲート絶縁膜４０がイオン注入
に対し厚すぎる場合にはゲート電極５３をマスクにゲー
ト絶縁膜４０を選択エッチし厚みを薄くするか除去する
。後者の場合、イオン注入の他に、ｎ型不純物の堆積・
ビームアニールまたはｎ型不純物雰囲気でのビームアニ
ール等のレーザドーピングも適用できる。第４図（ｅ）
は、コンタクト窓を開孔し、ソース・ドレイン電極５２
．５１を形成し完成した断面を示す。第３図（ｆ）の例
の様に、フィールド絶縁膜７０を第４図（ｄ）の工程後
に堆積することもできる。
図の実施例３のＴＰＴ構造の製造工程断面図を示す。第
４図（ａ）はストライプ状第１半イ）体膜をビームアニ
ールして再結品Ｐ型３膜２２を形成した断面、第４図（
ｂ）は第２半導体膜であるｎ＋多多結晶Ｓ模膜ｎ＋ンー
ス及びドレイン領域３２．３１を形成した高面、第４図
（ｃ）はゲート絶縁膜４０堆ｇＩ後さらにゲート電極５
３を形成した高面であるゲート電極５３には多結晶Ｓｊ
やａ−’３１の他に高融点金属等が用いられる。第４図
（ｄ）はゲート電極５３をマスクにｎ型不純物をイオン
注入してＰ型ＳＬＭＩＡ２２内にｎ型領域３１２，３２
２を設けた状態を示す。ゲート絶縁膜４０がイオン注入
に対し厚すぎる場合にはゲート電極５３をマスクにゲー
ト絶縁膜４０を選択エッチし厚みを薄くするか除去する
。後者の場合、イオン注入の他に、ｎ型不純物の堆積・
ビームアニールまたはｎ型不純物雰囲気でのビームアニ
ール等のレーザドーピングも適用できる。第４図（ｅ）
は、コンタクト窓を開孔し、ソース・ドレイン電極５２
．５１を形成し完成した断面を示す。第３図（ｆ）の例
の様に、フィールド絶縁膜７０を第４図（ｄ）の工程後
に堆積することもできる。
以上ｎチャンネルＴＰＴを例に述べたが、Ｐチャンネル
、デプレッション型等も各領域の導電型キャリア密度の
選択で可能である。
、デプレッション型等も各領域の導電型キャリア密度の
選択で可能である。
（発明の効果）
本発明は大面積にかつ均一なＴＰＴを得ることができる
ので、液晶表示〃青用ＴＦＴｕ板や大面積のアクティブ
マトリクス表示装置等に適用できる。特に、基板への熱
の影響が小ざく、かつ基板上に１列ずつＴＰＴを形成で
きることも上記装置への応用を容易にする。また透明基
板を用いる場合にはエネル丁−ビームに光を用い基板裏
面からのアニールも容易で、イオン注入層の活性生簀に
有効である。本発明によるＴＰＴはストライプ状のチャ
ンネル領域を有するので、従来のビームアニール法によ
るチャンネル領域の形成にも適用でき、細いストライプ
の採用により再結晶層の単結晶化がより容易になる利点
をも有する。そのため、２層ＩＣや三次元ＩＣへの応用
も容易である。
ので、液晶表示〃青用ＴＦＴｕ板や大面積のアクティブ
マトリクス表示装置等に適用できる。特に、基板への熱
の影響が小ざく、かつ基板上に１列ずつＴＰＴを形成で
きることも上記装置への応用を容易にする。また透明基
板を用いる場合にはエネル丁−ビームに光を用い基板裏
面からのアニールも容易で、イオン注入層の活性生簀に
有効である。本発明によるＴＰＴはストライプ状のチャ
ンネル領域を有するので、従来のビームアニール法によ
るチャンネル領域の形成にも適用でき、細いストライプ
の採用により再結晶層の単結晶化がより容易になる利点
をも有する。そのため、２層ＩＣや三次元ＩＣへの応用
も容易である。
第１図（ａ）は本発明によるｒＦＴ構造の平面図、第１
図（ｂ）〜（ｄ）はそれぞれ第１図（ａ）の△−Ａ′線
、Ｂ−Ｂ’線及びｃ−ｃ’線に沿った断面図、第２図（
ａ）〜（ｄ）は第１図のＴＰＴの製３ｍＩ程順平面図、
第３図（ａ）は他の実施例によるＴＰＴ構造の平面図、
第３図（ｂ）は第３図（ａ）のＤ−Ｄ’線に沿った断面
図、第４図（ａ）〜（ｅ）は第３図のＴＰＴの製造工程
順断面図である。 １・・・基板、２０・・・第１半導体薄膜、２１．２２
゜２３・・・Ｐチャンネル領域、３０・・・第２半導体
薄膜、３１・・・ｎ＋ドレイン領域、３２・・・ｎ＋ソ
ース領域、４０・・・ゲート絶縁膜、５１・・・ドレイ
ン電極、５２・・・ソース電極、５３・・・ゲート電極
。 （催１名） 未発ａｆ３．の丁ＦＴ構造例と元−Ｃ図木発β月のＴＰ
Ｔ構造例を示す図 第１図 第２図 ＴＦＴ構造構造水を図 第３図
図（ｂ）〜（ｄ）はそれぞれ第１図（ａ）の△−Ａ′線
、Ｂ−Ｂ’線及びｃ−ｃ’線に沿った断面図、第２図（
ａ）〜（ｄ）は第１図のＴＰＴの製３ｍＩ程順平面図、
第３図（ａ）は他の実施例によるＴＰＴ構造の平面図、
第３図（ｂ）は第３図（ａ）のＤ−Ｄ’線に沿った断面
図、第４図（ａ）〜（ｅ）は第３図のＴＰＴの製造工程
順断面図である。 １・・・基板、２０・・・第１半導体薄膜、２１．２２
゜２３・・・Ｐチャンネル領域、３０・・・第２半導体
薄膜、３１・・・ｎ＋ドレイン領域、３２・・・ｎ＋ソ
ース領域、４０・・・ゲート絶縁膜、５１・・・ドレイ
ン電極、５２・・・ソース電極、５３・・・ゲート電極
。 （催１名） 未発ａｆ３．の丁ＦＴ構造例と元−Ｃ図木発β月のＴＰ
Ｔ構造例を示す図 第１図 第２図 ＴＦＴ構造構造水を図 第３図
Claims (7)
- （１）絶縁基板上に設けられた複数個で互いに離間し、
かつ平行なストライプ形状の一導電型もしくは逆導電型
の高抵抗第１半導体薄膜と、複数の第１半導体薄膜をは
さんで該薄膜を束ねる様に両側に設けられ互いに離間し
た一導電型低抵抗第２半導体薄膜より成るソース領域及
びドレイン領域と複数の第１半導体薄膜上に形成された
ゲート絶縁膜と、ゲート絶縁膜上に設けられ、前記複数
の第１半導体薄膜をチャンネル領域とする様にしたゲー
ト電極とから成る薄膜トランジスタ。 - （２）複数個の第１半導体薄膜がエネルギービームによ
って溶融再結晶された結晶膜であることを特徴とする特
許請求の範囲第１項記載の薄膜トランジスタ。 - （３）複数個の第１半導体薄膜の各々のチャンネル幅方
向の幅が５μｍ以下であることを特徴とする特許請求の
範囲第１項もしくは第２項記載の薄膜トランジスタ。 - （４）前記ゲート電極と第２半導体薄膜はゲート絶縁膜
をはさんだ平面的に重畳せずオフセット部があり、オフ
セット部の第１半導体薄膜は一導電型に低抵抗化されて
いることを特徴とする特許請求の範囲第１項から第３項
いずれか記載の薄膜トランジスタ。 - （５）（ａ）前縁基板上に複数個で互いに平行なストラ
イプ状の高抵抗第１半導体薄膜を設ける第１工程 （ｂ）第１半導体薄膜を溶融再結晶化すべくエネルギー
ビームで前記ストライプの長さ方向に走査してビームア
ニールすると共に、第１半導体薄膜を一導電型もしくは
逆導電型高抵抗結晶膜とする第２工程 （ｃ）第１半導体薄膜のストライプの長さ方向に互いに
離間し、該薄膜を束ねる様に一導電型低抵抗第２半導体
薄膜を選択的に設け、ソース領域とドレイン領域を形成
する第３工程 （ｄ）ゲート絶縁膜を少なく共第１半導体薄膜上に形成
する第４工程 （ｅ）導電膜を堆積し、選択エッチによつてゲート絶縁
膜上に複数の第１半導体薄膜をチャンネル領域とする様
にゲート電極を形成する第５工程 より成る薄膜トランジスタの製造方法。 - （６）前記第１工程における第１半導体薄膜のストライ
プ長さが前記基板の大きさと同程度に長く、前記第２工
程のビームアニールの後、第１半導体薄膜を所望の長さ
に選択エッチする工程を付加したことを特徴とする特許
請求の範囲第５項記載の薄膜トランジスタの製造方法。 - （７）前記第５工程においてゲート電極と第２半導体薄
膜との間に平面的に重畳しない様にオフセット部を設け
、第５工程の後にオフセット部の第１半導体薄膜にゲー
ト電極をマスクに一導電型不純物をイオン注入する工程
を付加したことを特徴とする特許請求の範囲第５項もし
くは第６項記載の薄膜トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159253A JPS6315471A (ja) | 1986-07-07 | 1986-07-07 | 薄膜トランジスタとその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61159253A JPS6315471A (ja) | 1986-07-07 | 1986-07-07 | 薄膜トランジスタとその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6315471A true JPS6315471A (ja) | 1988-01-22 |
Family
ID=15689709
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61159253A Pending JPS6315471A (ja) | 1986-07-07 | 1986-07-07 | 薄膜トランジスタとその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6315471A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996574A (en) * | 1988-07-01 | 1991-02-26 | Fujitsu Limited | MIS transistor structure for increasing conductance between source and drain regions |
| JP2003289080A (ja) * | 2002-01-24 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2007522683A (ja) * | 2004-02-17 | 2007-08-09 | サムスン エレクトロニクス カンパニー リミテッド | マルチゲート構造の半導体素子及びその製造方法 |
-
1986
- 1986-07-07 JP JP61159253A patent/JPS6315471A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4996574A (en) * | 1988-07-01 | 1991-02-26 | Fujitsu Limited | MIS transistor structure for increasing conductance between source and drain regions |
| JP2003289080A (ja) * | 2002-01-24 | 2003-10-10 | Semiconductor Energy Lab Co Ltd | 半導体装置の作製方法 |
| JP2007522683A (ja) * | 2004-02-17 | 2007-08-09 | サムスン エレクトロニクス カンパニー リミテッド | マルチゲート構造の半導体素子及びその製造方法 |
| US7838915B2 (en) | 2004-02-17 | 2010-11-23 | Samsung Electronics Co.. Ltd. | Semiconductor device having multi-gate structure and method of manufacturing the same |
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