JPS6246989B2 - - Google Patents
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- JPS6246989B2 JPS6246989B2 JP55039288A JP3928880A JPS6246989B2 JP S6246989 B2 JPS6246989 B2 JP S6246989B2 JP 55039288 A JP55039288 A JP 55039288A JP 3928880 A JP3928880 A JP 3928880A JP S6246989 B2 JPS6246989 B2 JP S6246989B2
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Description
【発明の詳細な説明】
本発明は、酸化膜埋込み構造MIS電界効果トラ
ンジスタ（Buried Oxide MIS電界効果トランジ
スタ：以下BOMIS電界効果トランジスタとす
る）を有する半導体装置を製造する方法の改良に
関する。
ンジスタ（Buried Oxide MIS電界効果トランジ
スタ：以下BOMIS電界効果トランジスタとす
る）を有する半導体装置を製造する方法の改良に
関する。
従来、BOMIS電界効果トランジスタとして第
１図に見られる構造のものが知られている。
１図に見られる構造のものが知られている。
このような半導体装置を製造するには次のよう
な方法が採られる。
な方法が採られる。
ｐ型低抵抗（例えば比抵抗ρｂ〓１〜２〔Ω・
cm〕）シリコン半導体基板１に熱酸化法を適用
し、厚さ１〔μｍ〕程度の熱酸化膜２を形成す
る。
cm〕）シリコン半導体基板１に熱酸化法を適用
し、厚さ１〔μｍ〕程度の熱酸化膜２を形成す
る。
通常のフオト・リソグラフイ技術にて熱酸化膜
２のパターニングを行ない開口を形成し、基板１
の単結晶シリコン表面を一部露出させる。
２のパターニングを行ない開口を形成し、基板１
の単結晶シリコン表面を一部露出させる。
エピタキシヤル成長法を適用してシリコン半導
体層を成長させる。この場合、シリコン半導体層
は前記露出された単結晶シリコン表面上に形成さ
れる単結晶シリコン半導体層３Ｓと酸化膜２の上
に形成される多結晶シリコン半導体層３Ｐとから
成る。尚、単結晶シリコン半導体層３Ｓには、成
長時に基板１の不純物を這上り拡散させ、p-型
とする。また、シリコン半導体層３Ｓ，３Ｐの厚
さは１〔μｍ〕程度とする。
体層を成長させる。この場合、シリコン半導体層
は前記露出された単結晶シリコン表面上に形成さ
れる単結晶シリコン半導体層３Ｓと酸化膜２の上
に形成される多結晶シリコン半導体層３Ｐとから
成る。尚、単結晶シリコン半導体層３Ｓには、成
長時に基板１の不純物を這上り拡散させ、p-型
とする。また、シリコン半導体層３Ｓ，３Ｐの厚
さは１〔μｍ〕程度とする。
例えば窒化シリコン膜をマスクとする選択的熱
酸化法を適用して多結晶シリコン半導体層３Ｐの
部分的な酸化を行なつて厚さ１〔μｍ〕程度の酸
化膜４を形成する。その際通常は、選択的に酸化
する多結晶シリコン半導体層３Ｐの部分を酸化前
に浅くエツチングしておくものとする。
酸化法を適用して多結晶シリコン半導体層３Ｐの
部分的な酸化を行なつて厚さ１〔μｍ〕程度の酸
化膜４を形成する。その際通常は、選択的に酸化
する多結晶シリコン半導体層３Ｐの部分を酸化前
に浅くエツチングしておくものとする。
前記窒化シリコン膜のマスクを除去してから、
熱酸化法を適用して薄い酸化膜を形成し、その上
に化学気相成長法を適用して多結晶シリコン層を
形成する。
熱酸化法を適用して薄い酸化膜を形成し、その上
に化学気相成長法を適用して多結晶シリコン層を
形成する。
通常のフオト・リソグラフイ技術にて前記多結
晶シリコン層及び薄い酸化膜のパターニングを行
ない、ゲート酸化膜５、シリコン・ゲート電極６
を形成する。
晶シリコン層及び薄い酸化膜のパターニングを行
ない、ゲート酸化膜５、シリコン・ゲート電極６
を形成する。
イオン注入法を適用して砒素イオンを打込み、
n+型ソース領域７及びn+型ドレイン領域８を形
成するとともにシリコン・ゲート電極６もn+型
化する。尚、ここでn+型になされた部分のシー
ト抵抗ρｓは10〜20〔Ω／□〕である。
n+型ソース領域７及びn+型ドレイン領域８を形
成するとともにシリコン・ゲート電極６もn+型
化する。尚、ここでn+型になされた部分のシー
ト抵抗ρｓは10〜20〔Ω／□〕である。
化学気相成長法を適用して燐硅酸ガラス膜９を
厚さ0.8〔μｍ〕以上に形成し、それを通常のフ
オト・リソグラフイ技術に依りパターニングして
電極コンタクト窓を形成する。
厚さ0.8〔μｍ〕以上に形成し、それを通常のフ
オト・リソグラフイ技術に依りパターニングして
電極コンタクト窓を形成する。
この後、通常の技法に依り、電極金属膜の形
成、それをパターニングすることに依る電極・配
線の形成、絶縁膜の形成などを行なつて装置を完
成する。
成、それをパターニングすることに依る電極・配
線の形成、絶縁膜の形成などを行なつて装置を完
成する。
前記製造工程に於いて、単結晶シリコン半導体
層３Ｓをp-型化するのに、エピタキシヤル成長
時に於ける基板１からの不純物の這い上り拡散を
利用している。この方法は、工程を少なくする点
から見ると望ましいものの一つではあるが、欠点
も持つている。即ち、シリコン半導体層のエピタ
キシヤル成長と同時に不純物の這い上り拡散も行
なわなければならないから、その工程は高温且つ
長時間のものとなる。従つて、その工程が装置の
コストに大きな影響を与え、また、基板の反りや
結晶欠陥を発生する原因となる。
層３Ｓをp-型化するのに、エピタキシヤル成長
時に於ける基板１からの不純物の這い上り拡散を
利用している。この方法は、工程を少なくする点
から見ると望ましいものの一つではあるが、欠点
も持つている。即ち、シリコン半導体層のエピタ
キシヤル成長と同時に不純物の這い上り拡散も行
なわなければならないから、その工程は高温且つ
長時間のものとなる。従つて、その工程が装置の
コストに大きな影響を与え、また、基板の反りや
結晶欠陥を発生する原因となる。
本発明は、レーザ・アニールを利用して不純物
拡散を行なうことに依り、従来のような高温長時
間の熱処理工程を不要にして、特性良好な装置を
製造できるようにするものであり、以下これを詳
細に説明する。
拡散を行なうことに依り、従来のような高温長時
間の熱処理工程を不要にして、特性良好な装置を
製造できるようにするものであり、以下これを詳
細に説明する。
第２図は本発明一実施例を説明する為の工程要
所に於ける半導体装置の要部側断面説明図であ
る。
所に於ける半導体装置の要部側断面説明図であ
る。
ｐ型シリコン半導体基板１１に熱酸化膜１２を
形成し、その熱酸化膜１２をパターニングして開
口を形成するまでは従来技術と変りない。
形成し、その熱酸化膜１２をパターニングして開
口を形成するまでは従来技術と変りない。
次に、化学気相成長法を適用し、低温にてシリ
コン半導体層１３を厚さ例えば5000〔Å〕程度に
成長させる。このように低温でシリコンを成長さ
せると勿論多結晶になる。この外、場合に依つて
は蒸着法に依つて非晶質シリコン層を形成するよ
うにしても良い。
コン半導体層１３を厚さ例えば5000〔Å〕程度に
成長させる。このように低温でシリコンを成長さ
せると勿論多結晶になる。この外、場合に依つて
は蒸着法に依つて非晶質シリコン層を形成するよ
うにしても良い。
次に、レーザ・ビームを照射して酸化膜１２の
開口に対応するシリコン半導体層１３の一部及び
その下の基板１１の一部を一且溶融してから固化
する。その際レージ・ビームの代りに電子ビーム
を照射しても良い。シリコン半導体層１３の溶融
部分が固化する際、単結晶である基板１１の影響
でエピタキシヤル成長が行なわれ、単結晶化され
る。即ち、チヤネル領域、ソース領域及びドレイ
ン領域の一部となるべき部分が単結晶シリコン半
導体部分となるものであり、図ではこれを記号１
３Ｓで指示してある。尚、記号１１ａはレーザ・
ビームに依つて浅く溶融された基板１１の一部を
指示している。ところで、このように、基板１１
の一部までレーザ・ビームで溶融すると、そこに
含まれているＰ型不純物は急速に単結晶シリコン
半導体部分１３Ｓに拡散して均一にp-型化す
る。因に、溶液状になつた場合の不純物拡散速度
は通常の這い上り拡散に比較して数桁程度も向上
する。
開口に対応するシリコン半導体層１３の一部及び
その下の基板１１の一部を一且溶融してから固化
する。その際レージ・ビームの代りに電子ビーム
を照射しても良い。シリコン半導体層１３の溶融
部分が固化する際、単結晶である基板１１の影響
でエピタキシヤル成長が行なわれ、単結晶化され
る。即ち、チヤネル領域、ソース領域及びドレイ
ン領域の一部となるべき部分が単結晶シリコン半
導体部分となるものであり、図ではこれを記号１
３Ｓで指示してある。尚、記号１１ａはレーザ・
ビームに依つて浅く溶融された基板１１の一部を
指示している。ところで、このように、基板１１
の一部までレーザ・ビームで溶融すると、そこに
含まれているＰ型不純物は急速に単結晶シリコン
半導体部分１３Ｓに拡散して均一にp-型化す
る。因に、溶液状になつた場合の不純物拡散速度
は通常の這い上り拡散に比較して数桁程度も向上
する。
この後、前記従来技術と同様の工程を経て
BOMIS電界効果トランジスタを形成すれば良
い。
BOMIS電界効果トランジスタを形成すれば良
い。
ところで、前記実施例で、単結晶シリコン半導
体部分１３Ｓの不純物濃度を制御するのは至つて
簡単である。即ち、レーザ・エネルギ密度を適当
に選択して、基板１１をどの程度の深さまで溶融
するかに依つて不純物拡散量を制御できるのであ
る。例えば基板１１の不純物濃度を１×1016〔cm
-3〕、前記したように単結晶シリコン半導体部分
１３Ｓの厚さを5000〔Å〕とした場合に、基板１
１を6000〔Å〕の深さまで溶融すると単結晶シリ
コン半導体部分１３Ｓの不純物濃度は1.7×1015
〔cm-3〕に、また、7000〔Å〕まで溶融すると2.9
×1015〔cm-3〕にすることができた。
体部分１３Ｓの不純物濃度を制御するのは至つて
簡単である。即ち、レーザ・エネルギ密度を適当
に選択して、基板１１をどの程度の深さまで溶融
するかに依つて不純物拡散量を制御できるのであ
る。例えば基板１１の不純物濃度を１×1016〔cm
-3〕、前記したように単結晶シリコン半導体部分
１３Ｓの厚さを5000〔Å〕とした場合に、基板１
１を6000〔Å〕の深さまで溶融すると単結晶シリ
コン半導体部分１３Ｓの不純物濃度は1.7×1015
〔cm-3〕に、また、7000〔Å〕まで溶融すると2.9
×1015〔cm-3〕にすることができた。
この単結晶シリコン半導体部分１３Ｓの不純物
濃度を制御するには別の方法を採つても良く、こ
れを第３図を参照しつつ説明する。
濃度を制御するには別の方法を採つても良く、こ
れを第３図を参照しつつ説明する。
第３図も第２図と同様な図であり、熱酸化膜１
２に開口を形成するまでは前記実施例と同様であ
るが、その後、例えばイオン注入法にて硼素イオ
ンを注入して所定濃度のｐ型不純物領域１４を形
成してからシリコン半導体層１３を成長させる。
そして、レーザ・ビームを照射してアニールする
際には、レーザ・エネルギ密度を一定に維持する
ことに依つて基板１１の溶融深さも一定となるよ
うにする。従つて、単結晶シリコン部分１３Ｓの
不純物濃度は、酸化膜１２の開口を介してイオン
注入に依り形成された不純物領域１４の濃度如何
で制御できるものである。
２に開口を形成するまでは前記実施例と同様であ
るが、その後、例えばイオン注入法にて硼素イオ
ンを注入して所定濃度のｐ型不純物領域１４を形
成してからシリコン半導体層１３を成長させる。
そして、レーザ・ビームを照射してアニールする
際には、レーザ・エネルギ密度を一定に維持する
ことに依つて基板１１の溶融深さも一定となるよ
うにする。従つて、単結晶シリコン部分１３Ｓの
不純物濃度は、酸化膜１２の開口を介してイオン
注入に依り形成された不純物領域１４の濃度如何
で制御できるものである。
ところで、第３図実施例の場合には第２図実施
例では全く得られない構成を得ることができる。
即ち、酸化膜１２に形成した多数の開口に選択的
にｎ型不純物或いはｐ型不純物を打込んで各不純
物領域を形成してから多結晶シリコン半導体層の
形成及びレーザ・アニールを行なえば単結晶シリ
コン半導体部分１３Ｓとしてp-型のものとn-型
のものとを得ることができるので、極めて容易に
相補型MIS電界効果トランジスタを構成すること
ができるものである。
例では全く得られない構成を得ることができる。
即ち、酸化膜１２に形成した多数の開口に選択的
にｎ型不純物或いはｐ型不純物を打込んで各不純
物領域を形成してから多結晶シリコン半導体層の
形成及びレーザ・アニールを行なえば単結晶シリ
コン半導体部分１３Ｓとしてp-型のものとn-型
のものとを得ることができるので、極めて容易に
相補型MIS電界効果トランジスタを構成すること
ができるものである。
又、同一導電型の不純物を酸化膜１２に形成し
た多数の開口に選択的に注入量を変えて注入して
おけば、後で形成される単結晶シリコン半導体部
分１３Ｓの不純物濃度を各開口において異ならせ
ることができるため、該不純物濃度に応じて異な
る閾値電圧Vthを有するMIS電界効果トランジス
タを形成することができ、極めて容易にエンハン
スメント型及びデイプレツシヨン型のMIS電界効
果トランジスタを形成することができる。
た多数の開口に選択的に注入量を変えて注入して
おけば、後で形成される単結晶シリコン半導体部
分１３Ｓの不純物濃度を各開口において異ならせ
ることができるため、該不純物濃度に応じて異な
る閾値電圧Vthを有するMIS電界効果トランジス
タを形成することができ、極めて容易にエンハン
スメント型及びデイプレツシヨン型のMIS電界効
果トランジスタを形成することができる。
さらに他の実施例を第４図及び第５図を参照し
つつ説明する。まず第４図の様にＮ型シリコン半
導体基板１１に通常の技法に依りＰ型ウエル領域
２０を形成た後、熱酸化膜１２を形成し、パター
ニングして開口を形成する。この後、前述した実
施例を適宜適用して第５図に示す様に相補型MIS
電界効果トランジスタを構成することができる。
この相補型MIS電界効果トランジスタによれば、
チヤネル領域となる単結晶シリコン半導体部分１
３Ｓのp-型のものにＰ型ウエル領域２０を介し
て容易にバツクゲートバイアスを加えることがで
きる。なお第５図に示す装置は相補型MIS電界効
果トランジスタのインバータであり、フイールド
酸化膜２２、ゲート酸化膜１５、シリコンゲート
電極１６、n+型ソース領域１７ｎ及びn+型ドレ
イン領域１８ｎ、p+型ソース領域１７ｐ及びp+
型ドレイン領域１８ｐ、燐硅酸ガラス膜１９、電
極・配線２１，２１ａ等は前記従来技術と同様に
して形成される。
つつ説明する。まず第４図の様にＮ型シリコン半
導体基板１１に通常の技法に依りＰ型ウエル領域
２０を形成た後、熱酸化膜１２を形成し、パター
ニングして開口を形成する。この後、前述した実
施例を適宜適用して第５図に示す様に相補型MIS
電界効果トランジスタを構成することができる。
この相補型MIS電界効果トランジスタによれば、
チヤネル領域となる単結晶シリコン半導体部分１
３Ｓのp-型のものにＰ型ウエル領域２０を介し
て容易にバツクゲートバイアスを加えることがで
きる。なお第５図に示す装置は相補型MIS電界効
果トランジスタのインバータであり、フイールド
酸化膜２２、ゲート酸化膜１５、シリコンゲート
電極１６、n+型ソース領域１７ｎ及びn+型ドレ
イン領域１８ｎ、p+型ソース領域１７ｐ及びp+
型ドレイン領域１８ｐ、燐硅酸ガラス膜１９、電
極・配線２１，２１ａ等は前記従来技術と同様に
して形成される。
以上の説明で判るように、本発明に依れば、後
に能動領域となる多結晶シリコン半導体層の成長
はエピタキシヤル成長に比較して低温、短時間で
行なわれる為、熱歪に依る欠陥や汚染が減少し、
装置の製造歩留り及び信頼性が向上する。また、
レーザ照射に依り多結晶シリコン層を溶融する
と、液中に於ける不純物拡散係数は非常に大きい
為、深さ方向に均一な不純物分布が得られ、且
つ、それに依りセルフアライメント的に不純物領
域が形成される。更にまた、デバイス領域はレー
ザ・アニールに依り単結晶化されているので、欠
陥は少なく、キヤリヤ移動度も大である為、装置
の高速化、高信頼化に有効である。
に能動領域となる多結晶シリコン半導体層の成長
はエピタキシヤル成長に比較して低温、短時間で
行なわれる為、熱歪に依る欠陥や汚染が減少し、
装置の製造歩留り及び信頼性が向上する。また、
レーザ照射に依り多結晶シリコン層を溶融する
と、液中に於ける不純物拡散係数は非常に大きい
為、深さ方向に均一な不純物分布が得られ、且
つ、それに依りセルフアライメント的に不純物領
域が形成される。更にまた、デバイス領域はレー
ザ・アニールに依り単結晶化されているので、欠
陥は少なく、キヤリヤ移動度も大である為、装置
の高速化、高信頼化に有効である。
第１図は従来例を説明する為の半導体装置の要
部側断面説明図、第２図及び第３図は本発明のそ
れぞれ異なる実施例を説明する為の工程要所に於
ける半導体装置の要部側断面説明図、第４図及び
第５図は本発明の他の実施例を説明する為の工程
要所における半導体装置の要部側断面説明図であ
る。 図に於いて、１１は基板、１２は酸化膜、１３
はシリコン半導体層、１３Ｓは単結晶シリコン半
導体部分である。
部側断面説明図、第２図及び第３図は本発明のそ
れぞれ異なる実施例を説明する為の工程要所に於
ける半導体装置の要部側断面説明図、第４図及び
第５図は本発明の他の実施例を説明する為の工程
要所における半導体装置の要部側断面説明図であ
る。 図に於いて、１１は基板、１２は酸化膜、１３
はシリコン半導体層、１３Ｓは単結晶シリコン半
導体部分である。
Claims (1)
- １ 半導体基板上に開口を有する酸化膜を形成
し、その上にシリコン半導体層を形成し、そのシ
リコン半導体層に素子を形成してなる半導体装置
を製造する場合に於いて、前記シリコン半導体層
を低温下で成長させ、次いで、少なくとも前記開
口に対応するシリコン半導体層部分及びその下に
在る基板の所定深さまでレーザ・ビーム又は電子
ビーム照射に依り一旦溶融して基板に含有されて
いた不純物を前記シリコン半導体層部分に拡散す
るとともに該部分を単結晶化する工程が含まれる
ことを特徴とする半導体装置の製造方法。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3928880A JPS56135969A (en) | 1980-03-27 | 1980-03-27 | Manufacture of semiconductor device |
| US06/247,376 US4381202A (en) | 1980-03-27 | 1981-03-25 | Selective epitaxy by beam energy and devices thereon |
| DE8181301326T DE3168239D1 (en) | 1980-03-27 | 1981-03-27 | A method of manufacturing a semiconductor device, and a device, for example a bomis fet, so manufactured |
| EP81301326A EP0037261B1 (en) | 1980-03-27 | 1981-03-27 | A method of manufacturing a semiconductor device, and a device, for example a bomis fet, so manufactured |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3928880A JPS56135969A (en) | 1980-03-27 | 1980-03-27 | Manufacture of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS56135969A JPS56135969A (en) | 1981-10-23 |
| JPS6246989B2 true JPS6246989B2 (ja) | 1987-10-06 |
Family
ID=12548963
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3928880A Granted JPS56135969A (en) | 1980-03-27 | 1980-03-27 | Manufacture of semiconductor device |
Country Status (4)
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|---|---|
| US (1) | US4381202A (ja) |
| EP (1) | EP0037261B1 (ja) |
| JP (1) | JPS56135969A (ja) |
| DE (1) | DE3168239D1 (ja) |
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| US4837175A (en) * | 1983-02-15 | 1989-06-06 | Eaton Corporation | Making a buried channel FET with lateral growth over amorphous region |
| JPS59195871A (ja) * | 1983-04-20 | 1984-11-07 | Mitsubishi Electric Corp | Ｍｏｓ電界効果トランジスタの製造方法 |
| US4566914A (en) * | 1983-05-13 | 1986-01-28 | Micro Power Systems, Inc. | Method of forming localized epitaxy and devices formed therein |
| JPS59220972A (ja) * | 1983-05-30 | 1984-12-12 | Mitsubishi Electric Corp | Ｍｏｓ形半導体装置およびその製造方法 |
| JPS6077465A (ja) * | 1983-10-05 | 1985-05-02 | Matsushita Electric Ind Co Ltd | 半導体装置 |
| KR890004495B1 (ko) * | 1984-11-29 | 1989-11-06 | 가부시끼가이샤 도오시바 | 반도체 장치 |
| US4651410A (en) * | 1984-12-18 | 1987-03-24 | Semiconductor Division Thomson-Csf Components Corporation | Method of fabricating regions of a bipolar microwave integratable transistor |
| US4654958A (en) * | 1985-02-11 | 1987-04-07 | Intel Corporation | Process for forming isolated silicon regions and field-effect devices on a silicon substrate |
| US4935789A (en) * | 1985-02-19 | 1990-06-19 | Eaton Corporation | Buried channel FET with lateral growth over amorphous region |
| JPS6235668A (ja) * | 1985-08-09 | 1987-02-16 | Nec Corp | 半導体記憶装置 |
| US4778775A (en) * | 1985-08-26 | 1988-10-18 | Intel Corporation | Buried interconnect for silicon on insulator structure |
| NL190388C (nl) * | 1986-02-07 | 1994-02-01 | Nippon Telegraph & Telephone | Werkwijze voor het vervaardigen van een halfgeleiderinrichting en halfgeleiderinrichting. |
| JPS6477156A (en) * | 1987-09-18 | 1989-03-23 | Toshiba Corp | Semiconductor device and manufacture thereof |
| EP0436038A4 (en) * | 1989-07-14 | 1991-09-04 | Seiko Instruments & Electronics Ltd. | Semiconductor device and method of producing the same |
| US5366922A (en) * | 1989-12-06 | 1994-11-22 | Seiko Instruments Inc. | Method for producing CMOS transistor |
| JP2660446B2 (ja) * | 1990-01-12 | 1997-10-08 | 三菱電機株式会社 | 微小なｍｉｓ型ｆｅｔとその製造方法 |
| JP2573715B2 (ja) * | 1990-03-28 | 1997-01-22 | 三菱電機株式会社 | エレベータ制御装置 |
| US5252143A (en) * | 1990-10-15 | 1993-10-12 | Hewlett-Packard Company | Bipolar transistor structure with reduced collector-to-substrate capacitance |
| EP0505877A2 (en) * | 1991-03-27 | 1992-09-30 | Seiko Instruments Inc. | Impurity doping method with adsorbed diffusion source |
| EP0510667B1 (en) * | 1991-04-26 | 1996-09-11 | Canon Kabushiki Kaisha | Semiconductor device having an improved insulated gate transistor |
| US6064077A (en) | 1991-08-30 | 2000-05-16 | Stmicroelectronics, Inc. | Integrated circuit transistor |
| GB9406900D0 (en) * | 1994-04-07 | 1994-06-01 | Philips Electronics Uk Ltd | Manufacture of electronic devices comprising thin -film transistors |
| JP3216861B2 (ja) * | 1995-04-10 | 2001-10-09 | シャープ株式会社 | 多結晶シリコン膜の形成方法および薄膜トランジスタの製造方法 |
| US5661051A (en) * | 1996-10-09 | 1997-08-26 | National Science Council | Method for fabricating a polysilicon transistor having a buried-gate structure |
| US6225666B1 (en) * | 1999-10-29 | 2001-05-01 | National Semiconductor Corporation | Low stress active area silicon island structure with a non-rectangular cross-section profile and method for its formation |
| JP3823693B2 (ja) * | 2000-06-22 | 2006-09-20 | 株式会社村田製作所 | 半導体薄膜の製造方法およびその製造方法による半導体薄膜を備えた磁電変換素子 |
| US6919238B2 (en) * | 2002-07-29 | 2005-07-19 | Intel Corporation | Silicon on insulator (SOI) transistor and methods of fabrication |
| US7749872B2 (en) * | 2004-03-17 | 2010-07-06 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-type device and approach therefor |
| WO2005094254A2 (en) * | 2004-03-17 | 2005-10-13 | The Board Of Trustees Of The Leland Stanford Junior University | Crystalline-type device and approach therefor |
| KR100612123B1 (ko) * | 2004-10-18 | 2006-08-11 | 센서스앤드컨트롤스코리아 주식회사 | 냉장고 압축기용 접속 패키지 |
| KR100659977B1 (ko) * | 2004-11-03 | 2006-12-26 | 센서스앤드컨트롤스코리아 주식회사 | 냉장고 압축기용 접속 패키지의 분리형 클램프 장치 |
| KR20100040455A (ko) * | 2008-10-10 | 2010-04-20 | 주식회사 동부하이텍 | 반도체 소자의 제조 방법 |
| US10435814B2 (en) | 2015-10-30 | 2019-10-08 | The Board Of Trustees Of The Leland Stanford Junior University | Single metal crystals |
| DE102016117030B4 (de) | 2016-07-17 | 2018-07-05 | X-Fab Semiconductor Foundries Ag | Herstellung von Halbleiterstrukturen auf einem Trägersubstrat, die durch Überführungsdruck (Transfer Print) übertragbar sind. |
| DE102017101333B4 (de) | 2017-01-24 | 2023-07-27 | X-Fab Semiconductor Foundries Gmbh | Halbleiter und verfahren zur herstellung eines halbleiters |
Family Cites Families (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4016587A (en) * | 1974-12-03 | 1977-04-05 | International Business Machines Corporation | Raised source and drain IGFET device and method |
| JPS51135385A (en) * | 1975-03-06 | 1976-11-24 | Texas Instruments Inc | Method of producing semiconductor device |
| US4240843A (en) * | 1978-05-23 | 1980-12-23 | Western Electric Company, Inc. | Forming self-guarded p-n junctions by epitaxial regrowth of amorphous regions using selective radiation annealing |
| US4187126A (en) * | 1978-07-28 | 1980-02-05 | Conoco, Inc. | Growth-orientation of crystals by raster scanning electron beam |
| US4147563A (en) * | 1978-08-09 | 1979-04-03 | The United States Of America As Represented By The United States Department Of Energy | Method for forming p-n junctions and solar-cells by laser-beam processing |
| DE2837750A1 (de) * | 1978-08-30 | 1980-03-13 | Philips Patentverwaltung | Verfahhren zum herstellen von halbleiterbauelementen |
| US4229232A (en) * | 1978-12-11 | 1980-10-21 | Spire Corporation | Method involving pulsed beam processing of metallic and dielectric materials |
| JPS55115341A (en) * | 1979-02-28 | 1980-09-05 | Chiyou Lsi Gijutsu Kenkyu Kumiai | Manufacture of semiconductor device |
| US4269631A (en) * | 1980-01-14 | 1981-05-26 | International Business Machines Corporation | Selective epitaxy method using laser annealing for making filamentary transistors |
-
1980
- 1980-03-27 JP JP3928880A patent/JPS56135969A/ja active Granted
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1981
- 1981-03-25 US US06/247,376 patent/US4381202A/en not_active Expired - Fee Related
- 1981-03-27 DE DE8181301326T patent/DE3168239D1/de not_active Expired
- 1981-03-27 EP EP81301326A patent/EP0037261B1/en not_active Expired
Also Published As
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