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JPS6314455A - 半導体装置 - Google Patents

半導体装置

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Publication number
JPS6314455A
JPS6314455A JP61157918A JP15791886A JPS6314455A JP S6314455 A JPS6314455 A JP S6314455A JP 61157918 A JP61157918 A JP 61157918A JP 15791886 A JP15791886 A JP 15791886A JP S6314455 A JPS6314455 A JP S6314455A
Authority
JP
Japan
Prior art keywords
resin
module
wiring board
wiring substrate
semiconductor device
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP61157918A
Other languages
English (en)
Inventor
Hiroshi Yamamoto
博司 山本
Ryutaro Arakawa
竜太郎 荒川
Yoshimi Yanaka
芳美 谷中
Takeshi Fukuda
剛 福田
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Maxell Ltd
Original Assignee
Hitachi Maxell Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hitachi Maxell Ltd filed Critical Hitachi Maxell Ltd
Priority to JP61157918A priority Critical patent/JPS6314455A/ja
Priority to KR1019870006390A priority patent/KR890001172A/ko
Priority to EP87305919A priority patent/EP0254444A1/en
Publication of JPS6314455A publication Critical patent/JPS6314455A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置に係り、特にテープ状の〔従来の
技術〕 配線基板ＫＩＣを搭載し、これをレジンで封止した半導
体装置（以下、ＩＣモジュールと記す）は既知である。
近年、記憶機能、演算機能、等のデータ処理機能を有す
る所謂ＩＣカードが程々の分野で多用されるようＫなり
つつある。この腫のＩＣカードは、カード基体にＩＣモ
ジュールを埋込んだ構造を有し、利用機器にセットした
ときに内蔵したＩＣとの間でデータの授受及び演算、記
憶等の処理を行うようにしたものである。
従来、この種のＩＣカード用のＩＣモジュールは、例え
ば第７図に示したような構造となっている。
第７図は従来技術によるＩＣモジュールの断面図であっ
て、１はＩＣ，２は電極、３はリード、４は配線基板、
５は接合端子、６は配線、７はスルーホール、８は接触
端子、９は補強枠、１０は封子レジンである。
同図において、配線基板４上にはＩＣＩの電極と接続す
るための接合端子５及び配線６等の導体パターンが形成
さハており、接合端子５とＩＣＩの電極２をリード３に
より接続し、配線６と接触端子８とをスルーホール７を
介して接続している。
なお、接触端子８はＩＣモジュールがカード基体（図示
せず）に埋込まれてＩＣカードを構成したときに、利用
機器と電気的接続を得るためのものである。配線基板４
と電気的に接続されたＩＣは、補強枠９と共にレジン１
０で配線基板４と封止して、ＩＣモジュールを形成する
。
第８図は第７図に示したＩＣモジュールを作成する工程
図である。
同図において、先ず接触端子８．配線６．接合端子５を
パターニングした配線基板４ＫＩＣ１を固定し、配線基
板４の接合端子５と工Ｃ１の電極２とをリード３により
接続する。次に、配線基板のＩＣの周囲を囲むように補
強枠９を取り付け、続いてＩＣとリード３を完全に封止
するように該補枠９内にレジン１０をボッティングし、
キュアを経てＩＣモジュールを得る。
ＩＣは脆弱なシリコン（Ｓｉ）よりなるものであるから
、これを保護するＫはＩＣ自体の下面と上面とを強度の
大きい板で被覆すればよいが、モジュール全体の厚さに
制限がある。例えばＩＣカードの厚さがＩＳＯ規定値０
．７６ｖｒｍに対しては、保護被覆等の分も考慮して、
モジュール全体の厚さは略々０．５　ｔｍ以下に制限し
なければならない。
ＩＣモジュールの厚さを０．５■以下にしたい時には上
記したＩＣの下面、上面の被覆は不可能である。
しかも、この方法によればレジン１ｏを補枠９内にボッ
ティングしてキュアするため、補枠９の表面より突出す
る構造となり所定厚のＩＣモジュールとするため、・・
補枠９表面の高さで研摩して可及的ｋＩｃモジュールの
厚さを小さいものとする必要がある。
しかし、この研摩の際ｋ、リード３を断線してしまう事
故を招くおそれがあり、七〇はど薄肉化を図ることがで
きない。
〔発明が解決しようとする問題点〕
上記従来技術においては、ＩＣの周囲を補強枠で囲い、
その中にレジンを注入してＩＣと配線基板を固定してい
るが、これではＩＣの裏面（下面）が裸であり、また前
記補強枠だけでは十分な補強ができないという問題があ
り、かつＩＣモジュールの薄型化が困難となる欠点があ
った。
本発明は、上記従来技術の欠点であるＩＣの補強の不十
分さＩＣモジュールの薄型化を容易にし、以って信頼性
の高い極薄形のＩＣモジュールを提供することを目的と
する。
Ｃ問題を解決するための手段〕 上記目的は、配線基板の接合端子をフィンガー状に、Ｉ
Ｃの電極をパンダ状にして、該接合端子と該パンダ電極
を直接接合することにより配線基板にＩＣを搭載した複
数ＩＣ部分を１つの金型に装入し、トランスファモール
ド法によりレジンを核型内に注入固化させ、個々のＩＣ
部分に分離するようｋしてＩＣモジュールを得ることＫ
よって達成される。
〔作　用〕
配線基板とＩＣの下面及び上面を含むＩＣモジュール全
体をレジンにて完全封止されるので、ＩＣの補強が完壁
になされ、かつ研摩工程が不要となりＩＣとモジュール
の厚みも低減できろう〔実施例〕 例を示す断面図であって、１はＩＣ，２’はバンプ電極
、４は配線基板、５は接合端子、６は配線、８は接触端
子、１０はモールド（封止）レジンである。
同図において、ＩＣＩは、例えば厚さ０．３　ｍで、そ
の電極はＡ　ｔパッド上にメタライズしてバンプとなし
、最上層はＡμメッキしてバンプ電極２を形成する。
また、配線基板４はガラスエポキシ、ボリイミド、ポリ
エステルテレ７タレート等の厚さ約７０μｍのプラスチ
ック（樹脂）ベースフィルム上ＫＣＬＬ箔の配線６．接
合端子５等の導体パターン及び接触端子８を形成してテ
ープ状となしたもので、上記配線、接合端子の厚さは約
３５μｒｒｔＫ形成する。テープ状配線基板全体の厚さ
は約１０５μｍ前後である。接触端子８はマスクメッキ
でＣｔＬ箔の上ＫＣ１Ｌ−Ｎｉ−ｈｕと３層積み上げて
高くする。また接合端子５はＣｔＬ箔の上にマスクメッ
キでＳｎ層を形成して成る。
ＩＣＩのＡｔＬバンプ電極τと配線基板４の接合端子５
とはギヤングボンディングによりＡ　Ｗ　−Ｓｎ共晶接
合させる。
ＩＣＩを搭載した配線基板４はトランスファモールド法
を用いレジンｌ０ＩＣより、接触端子８の上部を露呈さ
せた状態に全体をモールドすることＫより、ＩＣが完全
に保護固定された極薄のＩＣモジュール２０が形成され
ろうこれＫより、接触端子８を除いたＩＣモジュールの
厚さｄを０．５箇以下にすることができる。したがって
、例えばこのＩＣモジュールをＩＣカードに用いた場合
、ＩＣカードの規格である０、７６ｍ厚を達成する上で
、その保護被膜の形成も考慮しても十分に余裕のある設
計が可能である。
第２図は第１図に示したＩＣモジュールを作成する工程
図である。
同図において、配線基板４はＩＣ搭載部を長手方向に多
数形成された長尺テープとしてボンダーに連続的に自動
給送され、同時に自動給送されるＩＣを次々に搭載して
、前記バンブ電極と接合端子をギヤングボンディングで
接合し巻取って行く。
この接合法は、一般にＴＡＢ法（’ｆａｐａ−Ａｕｔｏ
ｍａｔａｄ−Ｂｏルｄｉルダ法）４又はテープキャリヤ
法（Ｔａｐｅ−Ｃａｒｒｉａｒ−Ｂｏｎｄｉｎｌ法）と
称するものである。
次に、ＩＣを搭載したテープ状の配線基板を所定の長さ
、例えばＩＣが５個搭載された長さで切断し、切断した
テープ状のＩＣ搭載配線基板を金型にセットする。この
金型は、該基板を複数本単位でセットできるものとすれ
ば作業能率をさらに向上させることができる。また、こ
の金型はレジンモールドのための金型であり、所望のＩ
Ｃモジュールの形に形成されたキャビディを有しており
、トランスファチャンバーで可塑化したエポキシ樹脂等
のトランスファ用レジンをこのキャビティ内に注型する
ものである。このような成形法はトランスファモールド
法と称し、圧縮成形法の可塑化工程を独立したトランス
ファチャンバーの中で行ない、可塑化された材料（レジ
ン）を閉じた加熱金型のキャピテイ内に圧入する成形法
で、（１）硬化時間が短縮される、（２）硬化が均一で
成形ひずみが小さい、（３）パリが少ない、（４）寸法
精度がよい、（５）埋込み部品をいためない、などの利
点がある。
さて、トランスファモールド法でレジンを注型した後、
該レジンを硬化させて固化したものを金型から取り出し
、ＩＩＣづつに切断して所望のＩＣモジュールを得る。
第３図はトランス７アモールド法によりレジンを注型し
、金型から取出した切断前のＩＣモジュール群の断面図
であって、第１図と同一符号は同一部分を示し、１２，
１２．・・・・・・は切断部分、銭はＩＣモジュールで
ある。
同図において、複数のＩＣＩ、１．・・・・・・を配線
基板４，４．・・・・・・と共にモールドしたものを、
切断部分１２．１２・・・・・・で切断し、ＩＣモジュ
ール２」を得る。
次Ｋ、本発明の集口実施例について説明する。
本発明の他の実施例は、第１図におけるテープ状の配線
基板４に形成した接合端子５をはんだメッキにしたもの
である。この場合、ＩＣＩのバンブ電極１は、ＡｔＬ層
の下がＮｉ又はＣｔＬの厚い凸状となっていて、接合端
子５とバンブ電極／と半田付けされる。
また、本発明の第三ｍ実施例は、第１図におけるテープ
状の配線基板４の接合端子５をＣｔＬ箔のパターンの上
に部分メッキでＣｔＬ層＝Ｎｉ層→Ａｕ層と、３層のバ
ンプを形成し、一方ＩＣＩの電極はメタライズしないＩ
Ｃウエノ・一工程を終えたままのＡｔパッドのものを用
いろ。そして、ＩＣのＡｔパッドと配線基板の接合端子
のバンプとをＡ　Ｗ　−Ａ　ｌ接合させて該ＩＣを配線
基板に搭載するものである。
上記した本発明の他の実施例は以上説明した以外は前記
第一の実施例と同一である。
第４図は本発明によるＩＣモジュールの第四実施例を示
す断面図であって、４は配線基板、１はＩＣ，２は電極
、５は接合端子、６は配線、８は接触端子、１σは封止
用光硬化性レジンを示す。
配線基板４は、例えばガラス繊維エポキシやポリイミド
などの絶縁性フィルムによって形成されており、その片
面に利用機器に付設される電極（図示せず）と電気的接
続を得るための接触端子８と、所定の配線６及びＩＣＩ
を接続するための接合端子５がともにパターニングされ
、前記接合端子５の形成部に対応してＩＣ埋設部２８が
開孔されている。接触端子８は、前記配線基板４にパタ
ーニングされたＣｕ、苗土にＣｔＬ−４Ｎｉ→ＡＷと頑
次積層して配線６よりも高く形成される。また、接合端
子５は、前記配線基板４にパターニングされたＣｔＬ箔
上苗土ｎめつき層が形成されている。
配線６は、前記配線基板４上にラミネートされたＣμ箔
をエツチングすることによって形成される。
ＩＣＩの電極２は、ＡＩ！パッド上にメタライズを施し
てバンプとなし、最上層１ｃＡＷめっき層が形成される
。このＩＣ１は、前記ＩＣ埋設部２８に挿入され、前記
電極２と前記配線基板４にパターニングされた接合端子
５を接合することによって、所要の半導体回路が構成さ
れる。この場合、前記電極２と前記接合端子５との接合
手段としては、ギヤングボンディングが用いられる。
封止レジン１０’としては、アクリル樹脂などの公知に
属する任意の光硬化性レジンを用いることができる。
以下、上記第四実施例のＩＣモジュールの製造方法の要
部を第５図に基づいて説明する。
第５図に示すように、長尺の配線基板４の接合端子５と
配線基板４のＩＣ埋設部２８に挿入されたＩＣＩの電極
２をギヤングボンディングしたのち、これら配線基板４
及びＩＣＩを複数のＩＣモジニール単位で透明な成形用
型３０のキャビティ３０α内に収納し、キャビティ３０
α内に光硬化性レジン１０’を射出する。単位ＩＣモジ
ニール間のキャビティ３０α相互は通孔３０ｈを介して
レジンが流れるようにされている。次いで、前記透明成
形用ｆｆ１３０の外部よりレジン硬化光１５を照射し、
前記光硬化性レジン１０／を硬化する。硬化後、前記透
明成形用型３０を分解することによって、所望とする半
導体装置を取り出す。
第６図は本発明によるＩＣモジエールの第五実施例を示
す部分断面図であって、１はＩＣ，２はＩＣの電極、４
は配線基板、５は接合端子、６は配線、１０’、１０’
は封止レジンである。
同図において、ＩＣＩは配線基板４１Ｃ形成したＩＣ埋
設部２８に挿入されて、その電極２と接合端子５とを接
合する。その後■Ｃ１の図示下面を除いて、該ＩＣ１と
電極２及び接合端子５を覆ってＩＣ埋設部２８に第１の
レジン１０”を充てんし、硬化させる。これにより、Ｉ
ＣＩおよび電極２と接合端子５の接合部分は、その後の
工程における保護がなされると共にＩＣＩの耐湿性と耐
振性が確保でき、ＩＣモジ−−ルとしての強度が向上す
る。
次に、第１のレジン１０’を充てん硬化後、前記第四実
施例と同様の型に収納し、第２のレジン１０’を充てん
して二層のレジンで封止したＩＣモジュールを得る。
この実施例においては、第１のレジン１ゲと第２のレジ
ン１０’とを共に透明の紫外線硬化レジンとしても又、
第１層を形成する第１のレジン１ｃｙＭをカーボンブラ
ック等を混入した不透明のレジン組成物を用いることで
１１例えばＩＣＩがＥＰＲＯＭとした場合の紫外線によ
る損傷を防ぐことができる。
なお、二層のレジン封止とする上記実施例を第一の実施
例として説明したエポキシ樹脂等の熱可塑性樹脂を用い
る成形法に適用することもできるのはもちろんである。
以上説明した各実施例において、そのＩＣモジュール成
形加工用の金型あるいは透明成形用型にＩＣを搭載した
配線基板を収納する際には、事前に紋型の内面に離型剤
を塗布することにより、成形完了後のＩＣモジエールの
取り出しが容易となリ、作業性が向上する。
上記のように、封止レジンとして紫外線（ＵＶ）硬化レ
ジｙなどの光硬化性レジンを使用したときには、常温で
硬化が可能となり、製造が容易・確実となるだけでなく
、レジンの硬化時に、該レジンが収縮もしくは膨張など
を起して、ＩＣの接合部分の断線などの悪影響力を生じ
ることを抑制することができる。
〔発明の効果〕
以上説明したように、本発明によれば、ＴＡＢ法による
配線基板とトランスファモールド法等によるレジン封止
によってＩＣモジエールを形成するものであるため、埋
設するＩＣと配線基板間の接続が確実かつ小寸法にでき
、ＩＣモジエール自体の厚みを低減し、またＩＣの上面
、下面共に固化レジンにより完全に保護、補強されるの
で、ＩＣの割れ等のダメージが回避され、しかも薄屋化
を容易になし得るとともに製造工程が簡略化でき、ＩＣ
モジュールの作成時間の短縮と自動化がきわめて容易に
なり、上記従来技術の欠点を除いて優れた機能の信頼性
の高いＩＣモジュールを提供することができる。
なお、本発明のＩＣモジュールは前記ＩＣカードのみな
らず、データファイルカード、１を卓、その他各種の電
子機器に適用できることは言うまでもない。
【図面の簡単な説明】
第１図は本発明による半導体装ｆ（ＩＣモジュール）の
第一実施例を示す断面図、第２図は第１図に示した半導
体装置の作成工程図、第３図は切断前の半導体装置群の
断面図、第４図は本発明の第四の実施例を示す半導体装
置の断面図、第５図は第４図に示した半導体装置の製造
方法の要部を示す断面図、第６図は本発明による半導体
装置の第五実施例を示す部分断面図、第７図は従来技術
による半導体装置の断面図、第８図は従来技術による半
導体装置の作成工程図である。 １・・・・・・ＩＣ１２・・・・・・電極、τ・・・・
・・バンプ成極、４・・・・・・配線基板、５・・・・
・・接合端子、６・・・・・・配線、７・・・・・・ス
ルーホール、８・・・・・・接触端子、９・・・・・・
補強枠、１０・・・・・・封止レジン、１２・・・・・
・切断部、２０・・・・・・ＩＣモジュール。 第１図 ／−に ２−ハ゛ンプ電峯に ４−一白こ線墨僕 ５−虐ムＭＪ ６−一記、僚 θ　−−一壬享／ｖ！ネにＪ ＩＯ−封止レジ゛ン ２Ｏ−ＩＣ石ジューｔＬ 第２図 第３図 第４図 １０’ 第５図 第８図 Ｉｃモシュール

Claims (2)

    【特許請求の範囲】
  1. （１）配線基板と、該配線基板に搭載したＩＣと、該配
    線基板と該ＩＣとを樹脂により一体にモールドした半導
    体装置において、前記配線基板は樹脂ベースフィルムを
    基板としてこの上に配線、接合端子等の導体パターンを
    形成したテープ状であり、前記ＩＣは前記接合端子とは
    バンプ電極を介して接続されて成り、前記配線基板と前
    記ＩＣとを前記樹脂で一体に封止するようモールドした
    構造を有したことを特徴とする半導体装置。
  2. （２）特許請求の範囲第（１）項記載の半導体装置にお
    いて、前記配線基板の導体パターンの一部に外部機器用
    の接触端子を有し、該接触端子は前記配線基板と前記Ｉ
    Ｃとを前記樹脂により封止したときに、その上部が露呈
    するよう構成したことを特徴とするＩＣカード用の半導
    体装置。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307762A (ja) * 1987-06-09 1988-12-15 Mitsubishi Electric Corp 半導体装置
EP0709883A1 (en) 1994-10-04 1996-05-01 Nec Corporation Semiconductor package fabricated by using tape automated bonding

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2559834B2 (ja) * 1989-01-12 1996-12-04 三菱電機株式会社 Ｉｃカード
JP2559849B2 (ja) * 1989-05-23 1996-12-04 三菱電機株式会社 Ｉｃカード
JPH03187791A (ja) * 1989-12-19 1991-08-15 Toshiba Corp Ｉｃカード
DE4038126C2 (de) * 1990-11-27 1993-12-16 Mannesmann Ag Verfahren und Vorrichtung zur Herstellung einer dekorierten Chip-Karte
FR2671417B1 (fr) * 1991-01-04 1995-03-24 Solaic Sa Procede pour la fabrication d'une carte a memoire et carte a memoire ainsi obtenue .
SG91249A1 (en) * 1999-01-14 2002-09-17 Lintec Corp Process for producing non-contact data carrier
FR2794059B1 (fr) * 1999-05-31 2001-08-10 Gemplus Card Int Dispositif portable a circuit integre et procede de fabrication
US7220615B2 (en) 2001-06-11 2007-05-22 Micron Technology, Inc. Alternative method used to package multimedia card by transfer molding
GB2387714A (en) * 2002-04-19 2003-10-22 Denselight Semiconductors Pte Mount for a semiconductor device
JP2005101506A (ja) * 2003-08-21 2005-04-14 Seiko Epson Corp 電子部品実装体の製造方法、電気光学装置の製造方法、電子部品実装体、電気光学装置
EP1724712A1 (fr) * 2005-05-11 2006-11-22 Stmicroelectronics Sa Micromodule, notamment pour carte à puce
JP2010098077A (ja) * 2008-10-15 2010-04-30 Mitsumi Electric Co Ltd 回路モジュールの製造方法

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS52124865A (en) * 1976-04-13 1977-10-20 Sharp Corp Semiconductor device
US4300153A (en) * 1977-09-22 1981-11-10 Sharp Kabushiki Kaisha Flat shaped semiconductor encapsulation
DE3029667A1 (de) * 1980-08-05 1982-03-11 GAO Gesellschaft für Automation und Organisation mbH, 8000 München Traegerelement fuer einen ic-baustein
DE3130206A1 (de) * 1981-07-30 1983-02-17 Siemens AG, 1000 Berlin und 8000 München Tragbare karte zur informationsverarbeitung
FR2520541A1 (fr) * 1982-01-22 1983-07-29 Flonic Sa Procede d'insertion d'un circuit integre dans une carte a memoire et carte obtenue suivant ce procede
DE3235650A1 (de) * 1982-09-27 1984-03-29 Philips Patentverwaltung Gmbh, 2000 Hamburg Informationskarte und verfahren zu ihrer herstellung

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS63307762A (ja) * 1987-06-09 1988-12-15 Mitsubishi Electric Corp 半導体装置
EP0709883A1 (en) 1994-10-04 1996-05-01 Nec Corporation Semiconductor package fabricated by using tape automated bonding
US5869887A (en) * 1994-10-04 1999-02-09 Nec Corporation Semiconductor package fabricated by using automated bonding tape

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Publication number Publication date
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KR890001172A (ko) 1989-03-18

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