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JPH02151496A - 集積回路装置の製造方法 - Google Patents

集積回路装置の製造方法

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Publication number
JPH02151496A
JPH02151496A JP63307334A JP30733488A JPH02151496A JP H02151496 A JPH02151496 A JP H02151496A JP 63307334 A JP63307334 A JP 63307334A JP 30733488 A JP30733488 A JP 30733488A JP H02151496 A JPH02151496 A JP H02151496A
Authority
JP
Japan
Prior art keywords
metal
integrated circuit
insulating substrate
circuit element
hole
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP63307334A
Other languages
English (en)
Inventor
Tatsuo Kikuchi
菊池　立郎
Hiroshi Kuroda
黒田　啓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to JP63307334A priority Critical patent/JPH02151496A/ja
Publication of JPH02151496A publication Critical patent/JPH02151496A/ja
Pending legal-status Critical Current

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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は例えばＩＣカード等に用いられる集積回路装置
の製造方法に関するものである。
従来の技術 近年は、マイクロコンピュータ、メモリ等の集積回路素
子をプラスチック製カードに搭載または内蔵したいわゆ
るＩＣカードが実用に供されつつある。
このＩＣカードは、すでに多量に使用されている磁気ス
トライプカードに比して、記憶容量が犬きく防犯性に優
れていることから、従来の磁気ストライプカードの用途
ばかりでなく身分証明書等多様な用途に使用することが
考えられている。
ところで、ＩＣカードは、塩化ビニル樹脂等のプラスチ
ックカードに、リーダー・ライター等の外部装置との接
続用端子を有する集積回路装置を搭載した構成であり、
この集積回路装置は、極めて薄型に構成することが必要
とされている。
ＩＣカードにも多くの種類があるが、従来の磁気ストラ
イプカードと同じ寸法のＩＣカードの規格化がｌ５Ｏ（
国際標桑化機構）で検討されている。
以下、ＩＣカードおよびＩＣカードに用いられる集積回
路装置について添付図面を参照しながら説明する。
第４図はＩＣカードの斜視図、第５図は第４図における
人−人′断面であり、集積回路装置の周辺を示す断面図
、第６図は回路基板を用いた従来の集積回路装置の縦断
面図である。
従来、ＩＣカードの製造方法や構成には数多くの方法が
行われているが、例えば、第４図および第５図に示すよ
うに、シート状の厚さ７６０μｍ程度の薄いプラスチッ
クカード１に、エンドミルやトムソン金型などを用いて
、集積回路装置３０の太きさよりやや大きな穴２を設け
、プラスチックカード１よりやや薄い厚みの集積回路装
置３゜を挿入し、外部接続用端子３２が露出するように
接若し、埋設する。
従来の集積回路装置は、第６図に示すように、フィルム
状の絶縁基板３１に外部接続用端子パターン３２、回路
パターン３３およびスルーホール３４等の回路導体を形
成した薄型回路基板に、集積回路素子３５をダイボンデ
ィングし、集積回路素子３６の入出力電極と回路パター
ン３３とをワイヤーボンディング方式等により金属線３
６で接続する。また、樹脂封止時の樹脂流れ止め用の封
止枠３７を回路基板に接着して設け、エポキン樹脂等の
封止材３８により封止していた。（特開昭５５−５８８
４７号公報、特開昭５８−９２５９７号公報） また、前述のような高精度な精密回路基板を必要としな
い従来の集積回路装置として、金属薄板を所望形状に加
工したリードフレームを用い、リードフレームの片方の
一面を外部接続用端子とし、他面に集積回路素子を搭載
し、集積回路素子の入出力電極とリードフレームの他面
とを金属線で電気的に接続し、集積回路素子側を封止樹
脂で被覆した集積回路装置がある。（特開昭５４−６９
０６８号公報、特開昭６３−３３８５３号公報）発明が
解決しようとする課題 ＩＣカードに搭載される集積回路装置においては、高信
頼性、薄型化と同時に、高寸法精度さらには低コストで
あることが求められている。しかしながら、前述したよ
うな回路基板を用いた集積回路装置においては、用いら
れる回路基板が、絶縁基板３１の両面に配線導体を形成
しスルーホール３４によって接続したスルーホール付両
面基板であるので、次のような問題を有している。■回
路基板が高価である。■絶縁基板３１の厚さのバラツキ
やスルーホール形成時のめっき厚のバラツキが回路基板
総厚のバラツキとなり、良好な厚さ寸法精度が得られに
ぐい。■集積回路素子３６の樹脂封止時に、樹脂がスル
ーホール３４から流出するので、流出防止のだめスルー
ホール３４を封口する手段が必要である。
上記の問題点を解決できる集積回路装置として、本発明
者らは、先に、片面配線基板を用い、絶縁基板の除去部
（貫通孔）から露出した導体と集積回路素子とを電気的
に接続し、封止樹脂で覆った集積回路装置を提案した。
（特願昭６２−２１１９９５号）この集積回路装置の製
造方法について種々検討を重ねだ結果、この集積回路装
置に適した製造方法を得た。
本発明は、上記背景に基づいて成されたもので、ＩＣカ
ードに適した高寸法精度、高品質な集積回路装置を、高
能率かつ安価に製造できる方法を提供するものである。
課題を解決するための手段 上記課題を解決するために、本発明の集積回路装置の製
造方法は、絶縁基板の一面に金属を張り合わせる工程と
、前記絶縁基板の所望部分に貫通孔を設ける工程とによ
り前記金属の一面の一部が前記絶縁基板の前記貫通孔よ
り露出しだ基板を作成し、この基板の前記金属とは反対
側の前記絶縁基板に集積回路素子を搭載し、前記集積回
路素子の入出力電極と前記金属の前記露出部分とを前記
貫通孔を通して電気的に接続し、前記基板の前記金属と
は反対側において前記集積回路素子、前記貫通孔および
前記電気的接続部分を封止樹１旨で覆い、そののちに、
前記金属の一部を除去し、＃記金属を所望の形状に加工
し、外部接続用端子とするものである。
作用 本発明は、上記の方法によって、従来用いられていた高
価なスルーホール付両面回路基板を必要とせず、片面構
成の金属張り基板が使用でき、外部接続用端子と集積回
路素子の入出力電極との電気的接続が可能となり、スル
ーホール形成に伴うコスト、品質他の問題が解決でき、
薄型の集積回路装置が安価で高品質に製造できることと
なる。
同時に、金属を外部接続用端子とするため、金属の一部
を除去し所望の形状とする加工は、成形金型を用いて封
止樹脂を形成し、集積回路素子９貫通孔および電気的接
続部分を封止樹脂で覆ったのちに行うものであるので、
以下の作用を有することとなる。■配線基板が凹凸のな
い平板であるので、樹脂封止時に金型と基板が良好に密
着し、樹脂パリ等の発生がなく良好な封止樹脂の形成が
可能である。■外部接続用端子面の表面処理は、各工程
を経た後に行うので、傷等を防止でき外観的な品質が確
保できる。■全面にある金属により基板強度が確保でき
るので、工程搬送時の安定性が高い。また、絶縁基板を
更に薄くできるので、集積回路装置の厚みを川に薄くで
きる。
実施例 以下、本発明の一実施例の集積回路装置の製造方法につ
いて、図面を参照しながら説明する第１図は本発明の一
実施例における集積回路装置の製造方法を説明するだめ
の各工程における縦断面図である。第２図は本発明の一
実施例における製造方法により得だ集積回路装置の縦断
面図である。第３図は本発明の一実施例における封止樹
脂の形成方法を説明するだめの縦断面図である。
第１図、第２図および第３図において、１１は絶縁基板
、１１ａは貫通孔、１２は金属、１２＆は金属１２の絶
縁基板１１の貫通孔１１１Ｌからの露出部分、１３は集
積回路素子、１４は接着材、１６は金属線、１６は封止
樹脂、１７は成形金型である。
本実施例の集積回路装置の製造方法について、その構成
とともに以下に詳細に説明する。
まず、絶縁基板１１の一面のみに薄板状の金属１２を形
成し、絶縁基板１１の所望部分に貫通孔１１ａを設け、
金属１２の一部が絶縁基板１１０貫通孔１１ａより露出
した基板とした。これは、以下の方法で作成した。絶縁
基板１１として０，１訓厚の耐熱性ガラス基材エポキン
樹脂債層板を使用し、これに金属１２として３５μｍ厚
の銅箔を張り合わせた片面銅張ガラスエポキン漬層板の
絶ｒく基板１１の一部をルータ加工機により除去加工を
行ってｎ通孔１１′ａ−を設け、金属１２の一部を絶縁
ｌＮ板１１より露出させ、金属露出部分１２２Ｌを設け
た基板を作成し、た。金属露出部分１２＆の寸法は、後
述する金属線１６の接続を容易にするため絶縁基板１１
の厚さの１Ｑ倍の直径１．０１の円形とした。なお、円
形としたが、矩形でもよい。
なお、金属露出部分１２＆を設けるだめの絶縁基板１１
０貫通孔１１２Ｌは、打ち抜き加工等によりあらかじめ
銅箔を張り合わせる前に設けておき、その後に、銅箔を
張り合わせる方法により上記の基板を作成することもで
きる。また、絶縁基板１１としては上記のほかにポリイ
ミドやトリアジン系等の付熱性絶縁材料を使用してもよ
い。次に、金属露出部分１２＆にワイヤーボンディング
法により金属線を接続するために、金属１２の金属露出
部分１２１Ｌにニッケルめっきおよび金めつきによる表
面処理を施し、第１Ｎａのものを得た。
次に、上記の基板の絶縁基板１１の所定位置に、絶縁性
樹脂からなる接着材１４を介して集積回路素子１３を搭
載し、接着材１４を加熱硬化して接着固定した。
次に、第１図すのごとく金属線１６として直径２５１ｔ
ｍの金細線を用いて、ワイヤーボンディング法により、
集積回路素子１３の入出力電極１３ａと基板の金属露出
部分１２ａとを電気的に接続した。なお、この電気的な
接続は、金属線による接続以外に、フリップチップ方式
やフィルムキャリア方式などのワイヤレスボンディング
法により行うこともできる。
集積回路素子１３の入出力電極１３亀と基板の金属露出
部分１２＆との必要な電気的接続を行ったのち、エポキ
ン樹脂などの対土成形材料を用いトランスファ成形法で
成形し、封止樹脂１６により集積回路素子１３、金属線
１６および絶縁基板１１の片面側を被覆して保護し、第
１図Ｃを得た。
上記の封止樹脂１６の形成方法について、第３図を用い
てさらに詳しく説明する。集積回路素子１３を搭載し接
着固定し、金属線１６による必要な電気的接続を行った
基板を、成形温度に加熱されたトランスファ成形の成形
金型１７の下金型１７１Ｌに当接させ、下金型１７１Ｌ
と上金型１７ｂの型締めを行ったのち、エポキン樹脂を
主成分とし硬化剤、充填剤およびその他の添加剤からな
る封止成形材料を加熱加圧状態で成形金型１７内にゲー
）１７Ｃより注入し、硬化のだめの一定時間保持したの
ち、トランスファ成形金型１７より取り出して、封止樹
脂１６を形成した。なお、第３図において１７ｄは封止
成形材料注入時の成形金型１７内の空気を排出するため
のエアーベントである。
なお、第３図では、ゲー）１７０およびエアーペン）１
７（１は、上金型１了すに凹部として設けたが、このほ
かに、ゲートおよびエアーベントを基板に凹部として設
けることも行った。具体的には、前述の貫通孔１１＆を
設けると同時に、同様な方法によシ、あらかじめ、ゲー
トおよびエアーベントとする所望部分の絶縁基板１１を
除去加工して設けた。この基板を用いて封止樹脂の形成
を行った場合は、ゲート部分に封止樹脂が突出して形成
されることがなく、ゲート部分の封止樹脂の除去が不要
となった。
以上説明した本実施例では、基板は、金属が全面に設け
られており、スルーホール等の開口がないので、樹脂封
止時に樹脂の流出を防止のための封口手段は不要であり
、基板の樹脂形成側の絶縁基板１１上には導体等の凹凸
がなく、また、金属面は平面であり、パターン等が形成
されて無いので、型締め時、十分な圧力で型締めを行う
ことができ、上金型１７ｂは絶縁基板１１に良好に密着
し、封止樹脂の流出がなく、薄パリの発生が防止でき、
良好に封止樹脂が形成できた。
なお、封止樹脂１６の形成方法について、エポキン樹脂
を主成分とする封止成形材料を用いたトランスファ成形
法を説明したが、この他に、封止成形材料としてフェノ
ール系樹脂を用いてもよく、まだ、熱可塑性樹脂を用い
た射出成形法により行うこともできる。
次に、金属１２の表面にエツチングレジスト膜形成、化
学的エツチングによる金属の不要部分の除去、エンチン
グレジスト膜除去を行って、金属１２を所望形状の外部
接続用端子１２ｂとした。
この後、外部接続用端子１２ｂの表面にニッケルめっき
および金めつきによる表面処理を施して、第１図ｄを作
成した。なお、金属１２の不要部分を除去して所望形状
の外部接続用端子１２ｂとする加工は、上記の化学的エ
ツチングのほかに、切削等の機械的加工により行うこと
もできる。
この後、封止樹脂１６により被覆されていない基板の不
要部分を切断除去および分離した。これにより第２図の
本実施例の製造方法による完成状態の集積回路装置が得
られた。このように、集積回路素子の搭載接続および封
止樹脂の形成を行った後に、外部接続用端子１２ｂのパ
ターン形成および金属１２の表面にニッケルめっきおよ
び金めつきによる表面処理を施して外部接続用端子１２
１）を形成したので、外部接続用端子１２ｂの表面に傷
や汚れの発生が防止でき、外観的品質が確保できた。
第２図の本実施例による集積回路装置の寸法は、絶縁基
板１１部分で、タテ１０項、ヨコ１２咽。
４角の曲率半径１．６Ｎで、封止樹脂１６の絶縁基板１
１に接する面の寸法はタテ９順、ヨコ１１ｆｉ。
４角の曲率半径１．０調であり、厚さは絶縁基板１１と
外部接続用端子１２ｂと封止樹脂１６とを併せて０．６
５ｍｍであり、極めて寸法精度がよく、寸法のバラツキ
は、厚さ寸法で±３０μｍ以下であり小さかった。
厚さの各部寸法は、おおよそ絶縁基板１１が０．１０卿
、外部接続用端子１２ｂが０．０４団、集積回路素子１
３が０．２６ｍｍ、集積回路素子１３の下の接着材１４
が０−０３ｒｒａｎ、集積回路素子１３上の封止樹脂１
６が０．２３　ｍ１ｒｒであった。
また、本実施例による集積回路装置の封止ＰＡ脂１６の
形状は、第２図に示すように、θを約８０度としだ台形
形状とし、表面１６ｂを、粗面化して表面あらさ５〜１
５μｍ程度の凹凸形状とし、コーナ一部分１６１Ｌを、
曲率半径約０．２ｍｍの曲面とした。
以上のように、本実施例の集積回路装置の製造方法は、
金属１２を外部接続用端子１２ｂとするため、金属１２
の一部を除去し所望の形状とする加工は、成形金型を用
いて封止樹脂１６を形成し、集積回路素子１３１貫通孔
１１ａＬおよび電気的接続部分を封止樹脂１６で覆った
のちに行ったので、封止樹脂１６の形成時には、金属１
２面は平面であり、パターン等が形成されて無いので、
型締め時、十分な圧力で型締めを行うことができ、上金
型１アｂは絶縁基板１１に良好に密着し、封止樹脂１６
の流出がなく、薄パリの発生が防止できた。
また、集積回路素子１３の搭載接続および封止樹脂１６
の形成を行った後に、外部接続用端子１２ｂパターンの
形成および表面にニッケルめっきおよび金めつきによる
表面処理を施して外部接続用端子１２ｂを形成すること
を行ったので、外部接続用端子１２ｂの表面に傷や汚れ
の発生が防止でき、外観的品質が確保できた。
発明の効果 以上のように本発明は、絶縁基板の一面に金属を張り合
わせる工程と前記絶縁基板の所望部分に貫通孔を設ける
工程とにより前記金属の一面の一部が前記絶縁基板の前
記貫通孔より露出した基板を作成し、この基板の前記金
属とは反対側の前記絶縁基板に集積回路素子を搭載し、
前記集積回路素子の入出力電極と前記金属の前記露出部
分とを前記貫通孔を通して電気的に接続し、成形金型を
用いて前記基板の前記金属とは反対側において、前記集
積回路素子、前記貫通孔および前記電気的接続部分を前
記封止ｆＭ脂で覆い、そののちに、前記金属の一部を除
去し、前記金属を所望の形状の外部接続用端子とする集
積回路装置の製造方法である。
これにより、従来用いられていた高価なスルーホール付
両面回路基板を必要とせず、片面構成の金属張９基板が
使用でき、外部接続用端子と集積回路素子の入出力電極
との電気的接続が可能となり、スルーホール形成に伴う
コスト、品質他の問題が解決でき、薄型の集積回路装置
が安価で高品質に製造できることとなる。
同時に、金属を外部接続用端子とするだめ、金属の一部
分除去し所望の形状とする加工は、成形金型を用いて封
止樹脂を形成し、集積回路素子。
貫通孔および電気的接続部分を封止樹脂で覆ったのちに
行うものであるので、次のような数多くの効果がある。
■基板が凹凸のない平板であるので、ＦＲ脂封止時に金
型と絶縁基板が良好に密着し、樹脂パリ等の発生がなく
良好な封止樹脂の形成が可能となる。■外部接続用端子
面の表面処理は、各工程を経た後に行うので、傷等を防
止でき外観的な品質が確保できる。さらには、■全面に
ある金０．４により基板強度が確保できるので、工程搬
送時に基板のたわみや折れが発生しに＜＜、搬送の安定
性が高く、作業性が良い。また、絶縁基板を更に薄くで
きるので、集積回路装置の厚みを更に薄くできる。■集
積回路素子の搭載接続から外部接続用端子のパターン形
成までの工程では、集積回路素子の各入出力電極は全て
連続した一つの金属に接続され、同電位であるので、こ
れらの工程中に静電気により集積回路素子が破壊される
ことがない。
また、封止８を脂の形成は、金型を用いた成形であり、
基板は、金属が全面に設けられており、スルーホール等
の開口がないので、樹脂封止時に樹脂が流出するのを防
止のだめの封口手段は不要であり、極めて高品質な集積
回路装置が容易に製造できるものである。
【図面の簡単な説明】
第１図は本発明の一実施例における集積回路装置の製造
方法を説明するだめの各工程における縦断面図、第２図
は本発明の一実施例における製造方法により得た集積回
路装置の縦断面図、第３図は本発明の一実施例における
封止樹脂の形成方法を説明するための縦断面図、第４図
はＩＣカードの斜視図、第５図は従来のＩＣカードの一
部の縦断面図、第６図は従来の集積回路装置の縦断面図
である。 １１・・・・・・絶縁基板、１１？Ｌ・・・・・・貫通
孔、１２・・・・・金属、１２ｉａ・・・・・・金属露
出部分、１２ｂ・・・・・・外部接続用端子、１３・・
・・・・集積回路素子、１４・・・・・・接着材、１６
・・・・・・金属線、１６・・・・・・封止樹脂、１７
・・・・・・成形金型。 代理人の氏名　弁理士　粟　野　重　孝　ほか１６第　
１　図 講 図 第４図 図 ｆｉｂ−一一上企ｉ 弔 図 １２−−−４　　　　扁 １２α−４ｊｌｌ背出郊全 ７３−−−Ｊ状Ｔｉｒン響１棄子 １４−炎着剖 １５−−一蚕　Ｘ　諜 ｔ６−−−貯止存り脂

Claims (1)

    【特許請求の範囲】
  1. 　絶縁基板の一面に金属を張り合わせる工程と、前記絶
    縁基板の所望部分に貫通孔を設ける工程とにより前記金
    属の一面の一部が前記絶縁基板の前記貫通孔より露出し
    た基板を作成し、この基板の前記金属とは反対側の前記
    絶縁基板に集積回路素子を搭載し、前記集積回路素子の
    入出力電極と前記金属の前記露出部分とを前記貫通孔を
    通して電気的に接続し、前記基板の前記金属とは反対側
    において前記集積回路素子、前記貫通孔および前記電気
    的接続部分を封止樹脂で覆い、そののちに、前記金属の
    一部を除去し、前記金属を所望の形状の外部接続用端子
    とする集積回路装置の製造方法。
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Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001015076A1 (fr) * 1999-08-25 2001-03-01 Gemplus Procede de fabrication d'une mini-carte a puce
GB2369245A (en) * 1999-09-16 2002-05-22 Nec Corp Resin-encapsulated semiconductor device
US6919624B2 (en) * 2002-08-28 2005-07-19 Sanyo Electric Co., Ltd. Semiconductor device with exposed electrodes
JP2006344994A (ja) * 2006-08-28 2006-12-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
WO2007013854A1 (en) * 2005-07-28 2007-02-01 Vishwanath Lakshmi Intelligent card and manufacturing thereof
CN110177440A (zh) * 2019-05-22 2019-08-27 Oppo广东移动通信有限公司 电子设备及制备方法

Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2001015076A1 (fr) * 1999-08-25 2001-03-01 Gemplus Procede de fabrication d'une mini-carte a puce
FR2797977A1 (fr) * 1999-08-25 2001-03-02 Gemplus Card Int Procede de fabrication d'un dispositif electronique portable comportant une etape de surmoulage directement sur le film support
GB2369245A (en) * 1999-09-16 2002-05-22 Nec Corp Resin-encapsulated semiconductor device
GB2369245B (en) * 1999-09-16 2002-11-20 Nec Corp Method for forming a resin-encapsulated semiconductor device
US6611063B1 (en) 1999-09-16 2003-08-26 Nec Electronics Corporation Resin-encapsulated semiconductor device
US6919624B2 (en) * 2002-08-28 2005-07-19 Sanyo Electric Co., Ltd. Semiconductor device with exposed electrodes
WO2007013854A1 (en) * 2005-07-28 2007-02-01 Vishwanath Lakshmi Intelligent card and manufacturing thereof
JP2006344994A (ja) * 2006-08-28 2006-12-21 Oki Electric Ind Co Ltd 半導体装置の製造方法
CN110177440A (zh) * 2019-05-22 2019-08-27 Oppo广东移动通信有限公司 电子设备及制备方法
CN110177440B (zh) * 2019-05-22 2021-04-09 Oppo广东移动通信有限公司 电子设备及制备方法

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