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JPS63110810A - 電力増幅器の出力信号の傾斜を制御する方法 - Google Patents

電力増幅器の出力信号の傾斜を制御する方法

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Publication number
JPS63110810A
JPS63110810A JP62205337A JP20533787A JPS63110810A JP S63110810 A JPS63110810 A JP S63110810A JP 62205337 A JP62205337 A JP 62205337A JP 20533787 A JP20533787 A JP 20533787A JP S63110810 A JPS63110810 A JP S63110810A
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JP
Japan
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power amplifier
slope
output signal
shift register
controlling
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JP62205337A
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トーマス・ラドウイグ
ヘルマート・シエテレー
オツトー・ワグナー
レイナー・ズルケ
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International Business Machines Corp
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International Business Machines Corp
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Publication date
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Publication of JPS63110810A publication Critical patent/JPS63110810A/ja
Publication of JPH0479484B2 publication Critical patent/JPH0479484B2/ja
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K6/00—Manipulating pulses having a finite slope and not covered by one of the other main groups of this subclass
    • H03K6/04—Modifying slopes of pulses, e.g. S-correction
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03G—CONTROL OF AMPLIFICATION
    • H03G11/00—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general
    • H03G11/008—Limiting amplitude; Limiting rate of change of amplitude ; Clipping in general of digital or coded signals
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03K—PULSE TECHNIQUE
    • H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
    • H03K19/0175—Coupling arrangements; Interface arrangements
    • H03K19/0185—Coupling arrangements; Interface arrangements using field effect transistors only
    • H03K19/018557—Coupling arrangements; Impedance matching circuits

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  • Computer Hardware Design (AREA)
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  • Computing Systems (AREA)
  • General Engineering & Computer Science (AREA)
  • Mathematical Physics (AREA)
  • Amplifiers (AREA)
  • Manipulation Of Pulses (AREA)
  • Electronic Switches (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 Ａ、産業上の利用分野 この発明は、コンピュータのためのＶＬＳ　Ｉ回路をも
つ半導体チップの電力増幅器の出力信号のディジタル傾
斜制御のだめの方法及び回路に関する。
Ｂ、従来技術 ］ンピュータ内で並列データ転送を行うためには、複数
の電力増幅器（ｐｏｗｅｒ　ａｍｐｌｉｆｉｅｒ）を同
時にオンまたはオフに切換える必要がある。その切換処
理の間に供給線にあられれる電流の変化は、その線の誘
導率りによりノイズ電圧ＵＬを発生し、その電圧は、誘
導法則に従いＵ　Ｌ　＝Ｌ　ｄ　ｔ　／ｄｔで決定され
る。このとき、同時に切換えられる電力増幅器の数が多
く、且つそのスイッチング速度が大きいほど、すなわち
出力信号の傾斜が急であるほど、供給線上の望ましくな
いノイズ電圧が大きくなる。その結果、半導体チップの
適正な回路動作が乱されることがある。そして、他の半
導体チップに接続され同一のスイッチング状態にとどま
っている電力増幅器が、誘導されたノイズを他の半導体
チップに転送し、そのノイズ電圧が他の受信回路によシ
データ変化として検出されて、そのことが誤動作につな
がることがある。
コンピュータの故障のない動作を保証するためには、上
述のノイズ電だが記憶素子の切換しきい値以下にとどま
ることが確認されなくてはならない。従来においては、
この問題は、同時的切換が要望されるけれどもノイズ電
圧の発生にょシそのことが実現不可能であるような電力
増幅器を複数のグループにして集め、それらのグループ
を食違い（ｓｔａｇｇｅｒｅｄ）モードで切換えること
により解決されていた。
しかし、これは、データ転送速度の低下をひき起こす。
Ｃ０発明が解決しようとする問題点 この発明の目的は、データ・バスに接続された複数の電
力増幅器の同時的スイッチングを、その、ｌなスイッチ
ングにょシひき起こされたノイズ電圧を許容し得ない高
いレベルに達させることなく、保証することにある。
Ｄ３問題点を解決するための手段 本発明は、複数のグループに分けられた電力増幅器を食
違い的にスイッチングさせることを避けることによシデ
ータ転送の高速化を可能ならしめるのみならず、異なる
半導体チップ上に与えられたそのような電力増幅器の、
製造処理の誤差に起因する出力電圧の異なる傾斜への適
合化をも可能ならしめる。さらに、温度の変化や、供給
電圧の変動によりひき起こされた傾斜へのいかなる影響
も本発明により補償することができる。最後に、本発明
は、小さい傾斜を選択することによって、さもなければ
接点プローブの高誘導率ゆえにスイッチングの間に増大
するであろうノイズ電圧を許容可能な値に維持するよう
な信頼性の高いテスト動作を提供する。
Ｅ、実施例 第１図のブロック図において、破線で囲んだ領域は、リ
ング発振器１を示す。リング発振器１は、傾斜を制御す
べき電力増幅器のうちの１つと、インバータ５の出力信
号を電力増幅器２のデータ人力６にフィード・バックす
ることによってリング発振器の発振を保証する奇数個の
インバータ段６．４．５からなる。インバータ３は、第
２の入力に制御信号が印加されるＮＡＮＤゲートによっ
て実現され、その制御信号のレベル変化によってリング
発振ループを中断させることが可能である。電力増幅器
２の出カフには外部キャパシタ８が接続されている。そ
のキャパシタンスは、制御ｆべき電力増幅器の平均負荷
キャパシタンスに応じて選択され、それらはともにリン
グ発振器１の周波数を決定する。電力増幅器２の出カフ
は、リング発振器１のパルスをカウントする第１のカウ
ンタ９の入力に接続されている。第１のカウンタ９は、
そのオーバーフローまで、第２のカウンタ１ｏを制御し
、第２のカウンタ１ｏには、第１のカウンタ９のオーバ
ーフローまでカウント・パルストシてクロック・パルス
が印加される。そして、その数が、制御すべき電力増幅
器の傾斜の実際の値である。
第２のカウンタ１０の内容は比較回路１２の第１の入力
１１に加えられ、比較回路１２の第２の入力は、傾斜の
公称値を受容するレジスタ１４に接続されている。そし
て、「よシ小」、「より大」及び［等しい、］という３
つの可能な比較結果に応じて、比較回路１２は６つの出
力１５．１６及び１７をもつ。出力１５は左右シフトレ
ジスタ１９の左制御入力１８に接続され、−力出力１７
はシフトレジスタ１９の右制御人力１９に接続されてい
る。シフトレジスタ１９の並列出力２１は、線２２を介
して、傾斜を制御すべき電力増幅器２の制御人力２５に
接続されている。
出力信号傾斜を制御可能としたこれらの電力増幅器のう
ちの１つの簡略化された回路図が第２図に示されている
。この電力増幅器は６つの部分からなる。すなわち、２
個の相補出力５１及び３１′をもち、破線２９によシ後
の回路から区分された入力段５０の後、これらの入力に
それぞれ接続された、前段（ｐｒｅ−ｓｔａｇｅ）３５
〜３７からなるグループ３２と、前段６３′〜６７′か
らなるグループ６２′が設けられている。これらの段は
、破線６８によって後の回路から区分されている。前段
５６〜６７、または前段６３′〜６７′は、そのスイッ
チング経路に関連して並列に配列されている。
各前段は、それぞれ、６つのトランジスタ６９．４０．
４１及び６９′、４０’、４１′の直列配列からなり、
最初のトランジスタ３９または６９′が一導電型であシ
、他の２つのトランジスタ、すなわちトランジスタ４０
．４１または４０′、４１′が他導電型である。異なる
導電型の２つのトランジスタの接続点が前段の出力４２
または４２′をあられす。各前段はそれぞれ、２個の入
力４６．４４または４６′、４４′をもつ。１つのグル
ープ３２のすべての前段の第１の入力４３は、入力段３
０の第１の出力６１に接続され、もう一方のグループ３
２′の第１の入力４３′は、もう一方の出力６１′に接
続されている。すべての前段３５〜６７または６６′〜
６７′の第２の入力は、それぞれ、回路の機能を保証す
るために第２の入力が基準電位に接続されてなる各グル
ープ中の前段を例外として、左右シフトレジスタ１９の
別の並列出力にそれぞれ接続されている。前段３６〜５
７または３５′〜６７′の出力４２または４２′は、前
述の電力増幅器２の出力段５００Å力５１〜５５または
５１′〜５５′の異なる入力にそれぞれ接続されている
。ブツシュ・プル出力段として動作するこの出力段は、
ブツシュ・プル増幅器５６〜６０のグループからなる。
そして、出力信号の上昇端を発生するだめのトランジス
タ６１〜６５と、出力信号の後端を発生するためのトラ
ンジスタ６６〜７０が、そのスイッチング経路に関連し
て並列に配列されている。出力信号の上昇端を発生する
ためのすべてのトランジスタ６１〜６５の接続点は、後
端を発生するためのトランジスタ６６〜７［１と相互接
続されて、電力増幅器の出カフ１を形成する。
２０作用 次に、本発明に係る上記回路の動作を説明する。
先ず、傾斜の公称値は、公称値レジスタ１４に加えられ
る。それの実際の値は、その期間が傾斜の実際の値に依
存するところの測定間隔の間に、カウンタ１０に加えら
れるクロック・パルスの数によってあられされる。その
測定間隔は、傾斜を制御すべき電力増幅器２のうちの１
つを含むリング発振器１のパルスが、カウンタ９がオー
バーフローするまでカウンタ９に印加されるようにして
発生される。このようにして決定された期間は、リング
発振器で使用される電力増幅器２の傾斜の減少に伴って
長さが増大し、その傾斜の増大に伴って長さが減少する
。カウンタ９のオーバーフローの後は、リング発振器の
ループがＮＡＮＤゲート３によって中断される。その後
、傾斜の実際の値をあられすカウンタ１０のカウント値
が、公称値レジスタ１４中の値と、比較回路１２中で比
較される。この比較の結果は、左右シフトレジスタ１９
に加えられる。もしその比較結果が、傾斜の実際の値が
公称値よりも大きいことを表示するなら、比較回路１２
の出力１５に信号があられれ、これにより、制御処理の
開始時点で同一の２進値例えばナベて１から成っていた
シフトレジスタの内容が左にシフトされ、そこに０が移
動する。このことは、電力増幅器２の制御入力２乙に接
続されているシフトレジスタ１９の出力線２２のうちの
１つに電位が生じ、これにより、前段６５〜３７または
′５５′〜６７′のうちの一つが非導通になされること
を意味する。それゆえ、電力増幅器２のそれに関連する
出力段もまた非導通になされる。
こうして、その出力段が最早電流を搬送しないので、出
力信号の傾斜が低減される。その後、リング発振器ルー
プがＮＡＮＤゲート３を介して再び閉じられ、傾斜の実
際の新たな値が再び公称値と比較される。もし比較によ
シ、実際の値が公称値よりも小さいことが分かると、比
較回路１２が出力１７に信号を供給し、これによｐ前の
レジスタの内容が右にシフトされてそこに１が入る。こ
うして、別のシフトレジスタ段の出力線にその信号の電
位が与えられ、そこに接続されている前段のうちの一つ
が導通状態となされる。その結果、そこに接続されてい
る出力段もまた導通状態になシ、このことは出力信号の
傾斜の増大につながる。
上述の段階は、公称及び実際の値の均一さに達成するま
で反復される。次にシフトレジスタの値は変化されない
状態にとどまる。
上述の方法以外に、傾斜の実際の値の測定は、測定間隔
が一定に維持され、例えば７クロツク・パルス・サイク
ルからなるように実現することができる。この時間に、
リング発振器のパルスの数がカウントされる。そのカウ
ント数はリング発振器中の電力増幅器の傾斜に比例し、
それは傾斜の増加につれて増加する。
Ｇ１発明の詳細 な説明したように、もしデータ処理システムの動作が進
むうちに、動作温度が変化したり、供給電圧が変動した
りしてそれが傾斜の変化となってあられれると、本発明
の手段によりその傾斜の実際の値と公称値との比較が連
続的に実行されて、その傾斜が再制御される。
従って、本発明によれば、信号線のインダクタンスによ
って生じた誘導電圧等のノイズが補償されるので、特に
ＶＬＳＩ回路において回路の誤動作を防止するという効
果が得られる。
【図面の簡単な説明】
第１図は、本発明を実施するための回路のブロック図、 第２図は、出力信号の傾斜を制御可能な電力増幅器の回
路図である。 １・・・・リング発振器、２・・・・電力増幅器、１０
・・・・第１のカウンタ、１２・・・・比較回路、１４
・・・・公称値レジスタ、１９・・・・左右シフトレジ
スタ。 出願人　　インターカ汐カル・ヒ々ス・プみラズ・コー
ポレベ旧ン代理人　弁理士　　山　　　本　　仁　　　
朗（外１名） ＩＧｉ

Claims (2)

    【特許請求の範囲】
  1. （１）コンピュータのためのＶＬＳＩ回路をもつ半導体
    チップの電力増幅器の出力信号のディジタル傾斜制御の
    ための方法において、 （ａ）その期間が上記傾斜に依存する測定期間に第１の
    カウンタに加えられたクロック・パルスの数により実際
    の傾斜値をあらわし、 （ｂ）上記カウント値によつてあらわされた実際の値を
    、比較回路中で、公称値レジスタ中に格納されている公
    称値と比較し、 （ｃ）上記比較の結果を、左右シフトレジスタに入力し
    、該シフトレジスタの並列出力を電力増幅器の制御入力
    に印加することにより、該電力増幅器の出力信号の傾斜
    を制御する段階を有する、電力増幅器の出力信号の傾斜
    を制御する方法。
  2. （２）コンピュータのためのＶＬＳＩ回路をもつ半導体
    チップの電力増幅器の出力信号のディジタル傾斜制御の
    ための方法において、 （ａ）予定の測定期間に、上記電力増幅器のうちの１つ
    を含むリング増幅器が第１のカウンタに印加するパルス
    の数により実際の傾斜値をあらわし、（ｂ）上記カウン
    ト値によつてあらわされた実際の値を、比較回路中で、
    公称値レジスタ中に格納されている公称値と比較し、 （ｃ）上記比較の結果を、左右シフトレジスタに入力し
    、該シフトレジスタの並列出力を電力増幅器の制御入力
    に印加することにより、該電力増幅器の出力信号の傾斜
    を制御する段階を有する、電力増幅器の出力信号の傾斜
    を制御する方法。
JP62205337A 1986-10-21 1987-08-20 電力増幅器の出力信号の傾斜を制御する方法 Granted JPS63110810A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP86114537.3 1986-10-21
EP86114537A EP0264470B1 (de) 1986-10-21 1986-10-21 Verfahren zur digitalen Regelung der Flankensteilheit der Ausgangssignale von Leistungsverstärkern der für einen Computer bestimmten Halbleiterchips mit hochintegrierten Schaltungen

Publications (2)

Publication Number Publication Date
JPS63110810A true JPS63110810A (ja) 1988-05-16
JPH0479484B2 JPH0479484B2 (ja) 1992-12-16

Family

ID=8195511

Family Applications (1)

Application Number Title Priority Date Filing Date
JP62205337A Granted JPS63110810A (ja) 1986-10-21 1987-08-20 電力増幅器の出力信号の傾斜を制御する方法

Country Status (7)

Country Link
US (1) US4815113A (ja)
EP (1) EP0264470B1 (ja)
JP (1) JPS63110810A (ja)
BR (1) BR8705233A (ja)
CA (1) CA1261011A (ja)
DE (1) DE3677986D1 (ja)
ES (1) ES2021268B3 (ja)

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