JPH05175807A - バッファ回路 - Google Patents
バッファ回路Info
- Publication number
- JPH05175807A JPH05175807A JP3337299A JP33729991A JPH05175807A JP H05175807 A JPH05175807 A JP H05175807A JP 3337299 A JP3337299 A JP 3337299A JP 33729991 A JP33729991 A JP 33729991A JP H05175807 A JPH05175807 A JP H05175807A
- Authority
- JP
- Japan
- Prior art keywords
- buffer circuit
- buffer
- buffers
- present
- driving
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Electronic Switches (AREA)
- Logic Circuits (AREA)
Abstract
力端子に並列に接続された複数の駆動トランジスタの内
で実際に駆動させるトランジスタの数を制御することに
より、広範囲の用途に対してそれぞれに最適の駆動特性
を選択することが可能なバッファ回路を提供する。 【構成】 バッファＢ１１は、常に入力信号Ｄ１に応じ
た信号を出力端子Ｔ１に出力している。バッファＢ１１
と並列に接続されているバッファＢ１２及びバッファＢ
１３は、駆動能力制御レジスタＲ１から出力される制御
信号Ｓ１２，Ｓ１３がアクティブの時のみ入力信号Ｄ１
に応じた信号を出力端子Ｔ１に出力する。
Description
特に集積回路における低消費電力型のバッファ回路に関
する。
す回路図である。図５（ａ）は、従来のバッファ回路を
論理的に示したものである。図５（ａ）に示すように、
従来のバッファＢ５１は、入力信号Ｄ１に応じて常に出
力端子Ｔ１を”ハイ”又は”ロー”レベルに駆動する回
路である。従来の集積回路では、一般に大きさが数μｍ
程度の非常に小さいトランジスタを用いて回路を構成し
ている。しかし、従来の集積回路におけるバッファ回路
は、内部回路と比較して非常に大きな外部の負荷を駆動
するために数百〜数千μｍ程度の大きさのトランジスタ
で構成されている。このような大きなサイズのトランジ
スタは、単一にトランジスタで構成すると形状的及び特
性的に好ましくないため、図５（ｂ）に示すように複数
のトランジスタを並列に接続して構成している。
は、駆動すべき外部負荷の大きさと要求されるスイッチ
ング速度との関係で決定される。そして、種々のシステ
ムにおいて使用されることが想定される汎用品のバッフ
ァ回路においては、外部負荷の最大値と要求されるスイ
ッチング速度の最速値とを満たすのに十分なサイズのト
ランジスタを選択している。図６は、従来のトライステ
ート型バッファ回路の一例を示す回路図である。図６に
示す従来のトライステート型バッファ回路でも、出力段
のトランジスタＰ６１，Ｐ６２，Ｎ６１，Ｎ６２は、図
５（ｂ）に示す従来のバッファ回路と同様の構成をして
いる。
来のバッファ回路では、スイッチング時において、短時
間ではあるが電源側トランジスタとＧＮＤ側トランジス
タが同時にオンする時間が存在するため、トランジスタ
のサイズに依存した貫通電流が流れる。
要求される一方で、低消費電力システムの開発も要求さ
れている。高速スイッチング動作のためには、出力段の
トランジスタのサイズを大きくする必要があるが、低消
費電力化をするためには、出力段のトランジスタのサイ
ズを小さくして前述の貫通電流を減らすことが望まし
い。そこで、広範囲の用途をカバーする汎用品のバッフ
ァ回路を開発するには、要求されるスイッチング速度の
最高値を意識して大きなサイズのトランジスタを採用せ
ざるを得ず、用途に応じたバッファ回路の最適化が困難
であるという問題点がある。
のであって、集積回路におけるバッファ回路において、
広範囲の用途に対してそれぞれに最適の駆動特性を選択
することが可能なバッファ回路を提供することを目的と
する。
路は、集積回路におけるバッファ回路において、外部よ
り設定内容を変更することが可能なレジスタと、このレ
ジスタに設定された内容により動作の許可又は禁止が指
定され相互に並列に接続された複数のスイッチング回路
とを有することを特徴とする。
力制御レジスタに設定する値により、出力端子に並列に
接続された複数の駆動トランジスタの内で実際に駆動さ
せるトランジスタの数を制御することができる。従っ
て、本発明に係るバッファ回路は、駆動させるトランジ
スタの数をなるべく多くして出力端子に対する駆動能力
を上げることで、高速スイッチング動作のバッファ回路
とすることができる。また、本発明に係るバッファ回路
は、駆動させるトランジスタの数をなるべく少なくして
トランジスタの消費電流を減らすことで、低消費電力の
バッファ回路とすることもできる。従って、本発明に係
るバッファ回路は、広範囲の用途に対してそれぞれに最
適の駆動特性を選択することが可能である。
参照して説明する。
ファ回路を示す回路図である。図１に示す本発明の第１
の実施例に係るバッファ回路は、図５に示す従来のバッ
ファ回路に対応する回路である。図１に示すバッファＢ
１１は、常に入力信号Ｄ１に応じた信号を出力端子Ｔ１
に出力している。バッファＢ１１と並列に接続されてい
るバッファＢ１２及びバッファＢ１３は、駆動能力制御
レジスタＲ１から出力される制御信号Ｓ１２，Ｓ１３が
アクティブの時のみ入力信号Ｄ１に応じた信号を出力端
子Ｔ１に出力する。従って、本発明の第１の実施例に係
るバッファ回路は、駆動能力制御レジスタＲ１に設定す
る値によって、出力端子Ｔ１に対する駆動能力を切換え
ることができる。
の実施例に係るバッファ回路の動作について説明する。
出力端子Ｔ１に接続された外部負荷が大きい場合、又は
高速スイッチングが要求される場合には、バッファＢ１
２，Ｂ１３をバッファＢ１１と共に駆動させることで、
本バッファ回路に要求される性能を満足させることがで
きる。一方、外部負荷の駆動能力は比較的に要求しない
が消費電力を削減したい場合には、バッファＢ１２，Ｂ
１３を駆動させないように駆動能力制御レジスタＲ１を
設定することで、バッファＢ１２，Ｂ１３における貫通
電流をなくすことができるので、本バッファ回路におけ
る消費電力を必要値まで削減することができる。従っ
て、本実施例に係るバッファ回路は、広範囲の用途に対
してそれぞれに最適の駆動特性を選択することができ
る。
説明する。図２は、本発明の第２の実施例に係るバッフ
ァ回路を示す回路図である。図２に示すトライステート
バッファ回路は、図６に示す従来のトライステートバッ
ファ回路に対応する回路である。図２に示すトライステ
ートバッファＢ２１は、制御信号Ｃ２がアクティブのと
きのみ入力信号Ｄ２に応じた信号を出力端子Ｔ２に出力
する。トライステートバッファＢ２２，Ｂ２３は、制御
信号Ｃ２がアクティブのときであり、かつ、駆動能力制
御レジスタＲ２から出力される制御信号Ｓ２２，Ｓ２３
がアクティブの時のみ入力信号Ｄ２に応じた信号を出力
端子Ｔ２に出力する。従って、本実施例に係るトライス
テートバッファ回路は、駆動能力制御レジスタＲ２に設
定する値によって、出力端子Ｔ２に対する駆動能力を切
換えることができる。
実施例に係るバッファ回路におけるバッファＢ１２，Ｂ
１３の具体的回路による実施例である。入力信号Ｄ１
は、駆動能力制御レジスタＲ１から出力される制御信号
Ｓ１２又はＳ１３がアクティブの時のみＰ型ＭＯＳトラ
ンジスタＰ３１及びＮ型ＭＯＳトランジスタＮ３１を駆
動させて、入力信号Ｄ１に応じた信号を出力端子Ｔ１に
出力する。
実施例に係るトライステートバッファ回路におけるトラ
イステートバッファＢ２２，Ｂ２３の具体的回路による
実施例である。図４（ａ）と図４（ｂ）とは、等価な回
路である。入力信号Ｄ２は、駆動能力制御レジスタＲ２
から出力される制御信号Ｓ２２又はＳ２３がアクティブ
のときであり、かつ、制御信号Ｃ２がアクティブのとき
のみＰ型ＭＯＳトランジスタＰ４１及びＮ型ＭＯＳトラ
ンジスタＮ４１を駆動させて、入力信号Ｄ２に応じた信
号を出力端子Ｔ２に出力する。
ァ回路によれば、集積回路におけるバッファ回路におい
て、駆動能力制御レジスタに設定する値により、出力端
子に並列に接続された複数の駆動トランジスタの内で実
際に駆動させるトランジスタの数を制御することができ
る。従って、本発明に係るバッファ回路は、高速スイッ
チング動作のバッファ回路とすることができ、また、低
消費電力のバッファ回路とすることもできるので、広範
囲の用途に対してそれぞれに最適の駆動特性を選択する
ことが可能である。
す回路図である。
す回路図である。
ァ回路におけるバッファＢ１２，Ｂ１３の具体的回路に
よる実施例である。
ステートバッファ回路におけるトライステートバッファ
Ｂ２２，Ｂ２３の具体的回路により実施例である。
る。
示す回路図である。
ッファ Ｎ３１，Ｎ４１；Ｎ型ＭＯＳトランジスタ Ｐ３１，Ｐ４１；Ｐ型ＭＯＳトランジスタ Ｒ１，Ｒ２；駆動能力制御レジスタ
Claims (1)
- 【請求項１】 集積回路におけるバッファ回路におい
て、外部より設定内容を変更することが可能なレジスタ
と、このレジスタに設定された内容により動作の許可又
は禁止が指定され相互に並列に接続された複数のスイッ
チング回路とを有することを特徴とするバッファ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337299A JPH05175807A (ja) | 1991-12-19 | 1991-12-19 | バッファ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3337299A JPH05175807A (ja) | 1991-12-19 | 1991-12-19 | バッファ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05175807A true JPH05175807A (ja) | 1993-07-13 |
Family
ID=18307316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3337299A Pending JPH05175807A (ja) | 1991-12-19 | 1991-12-19 | バッファ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05175807A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281738B1 (en) | 1998-09-04 | 2001-08-28 | Nec Corporation | Bus driver, output adjusting method and driver |
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110810A (ja) * | 1986-10-21 | 1988-05-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 電力増幅器の出力信号の傾斜を制御する方法 |
| JPH0244415A (ja) * | 1988-08-05 | 1990-02-14 | Mitsubishi Electric Corp | 出力バツフア回路 |
-
1991
- 1991-12-19 JP JP3337299A patent/JPH05175807A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63110810A (ja) * | 1986-10-21 | 1988-05-16 | インタ−ナショナル・ビジネス・マシ−ンズ・コ−ポレ−ション | 電力増幅器の出力信号の傾斜を制御する方法 |
| JPH0244415A (ja) * | 1988-08-05 | 1990-02-14 | Mitsubishi Electric Corp | 出力バツフア回路 |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6281738B1 (en) | 1998-09-04 | 2001-08-28 | Nec Corporation | Bus driver, output adjusting method and driver |
| JP2007274082A (ja) * | 2006-03-30 | 2007-10-18 | Nec Corp | Ｃｍｌ回路及びそれを用いたクロック分配回路 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4680487A (en) | Input/output port including auxiliary low-power transistors | |
| GB2156614A (en) | A switching circuit | |
| US6411150B1 (en) | Dynamic control of input buffer thresholds | |
| US4963767A (en) | Two-level ECL multiplexer without emitter dotting | |
| JPS62221219A (ja) | 論理回路 | |
| US6281707B1 (en) | Two-stage Muller C-element | |
| US4471238A (en) | Current-driven logic circuits | |
| JPH05175807A (ja) | バッファ回路 | |
| US5077495A (en) | Row decoder for a semiconductor memory device with fast turn-off | |
| JPH0355913A (ja) | 出力バッファ回路 | |
| US20240186990A1 (en) | Latch | |
| EP0138126A2 (en) | Logic circuit with low power structure | |
| JPH0541638A (ja) | セツトリセツト型フリツプフロツプ回路 | |
| JPH05160684A (ja) | ラッチ回路 | |
| JPH02131618A (ja) | 出力バッファ回路 | |
| JPH07142968A (ja) | 半導体集積回路 | |
| JP3038891B2 (ja) | 半導体集積回路装置 | |
| JPH08274606A (ja) | 出力バッファ回路 | |
| JPH0567961A (ja) | 出力バツフア回路 | |
| JPH02185113A (ja) | 信号選択回路 | |
| JPH05300007A (ja) | ２入力ｏｒ回路 | |
| JPH0221495A (ja) | Ｎｏｒ型デコーダ回路 | |
| JPS6016021A (ja) | コンプリメンタリロジツク回路 | |
| JPH0258925A (ja) | 出力回路 | |
| JPH06326581A (ja) | 半導体集積回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20051116 |
|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070806 |
|
| A131 | Notification of reasons for refusal |
Effective date: 20070814 Free format text: JAPANESE INTERMEDIATE CODE: A131 |
|
| A521 | Written amendment |
Effective date: 20070913 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071009 |
|
| A521 | Written amendment |
Effective date: 20071031 Free format text: JAPANESE INTERMEDIATE CODE: A523 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Effective date: 20071204 Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
| A61 | First payment of annual fees (during grant procedure) |
Effective date: 20071206 Free format text: JAPANESE INTERMEDIATE CODE: A61 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101214 |
|
| R150 | Certificate of patent (=grant) or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 3 Free format text: PAYMENT UNTIL: 20101214 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20111214 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 4 Free format text: PAYMENT UNTIL: 20111214 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 5 Free format text: PAYMENT UNTIL: 20121214 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121214 Year of fee payment: 5 |
|
| FPAY | Renewal fee payment (prs date is renewal date of database) |
Year of fee payment: 6 Free format text: PAYMENT UNTIL: 20131214 |