JPS62218987A - マトリツクスパネル - Google Patents
マトリツクスパネルInfo
- Publication number
- JPS62218987A JPS62218987A JP61060829A JP6082986A JPS62218987A JP S62218987 A JPS62218987 A JP S62218987A JP 61060829 A JP61060829 A JP 61060829A JP 6082986 A JP6082986 A JP 6082986A JP S62218987 A JPS62218987 A JP S62218987A
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- JP
- Japan
- Prior art keywords
- matrix panel
- type
- electrode
- display
- matrix
- Prior art date
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- Granted
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Transforming Electric Information Into Light Information (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔概 要〕
本発明はマトリックスパネル表示装置の信号線と走査線
の交点に配する駆動用薄膜トランジスタとしてｎ型エン
ハンスメントとｐ型エンハンスメントを各々１細評２個
設けることによってマトリックスパネルを高密度化した
場合のマトリックス配線による画素占有率の低下と引出
し線接続時の困難さを解決するようにしたもので配線密
度を大幅に減少させることが出来るマトリックスパネル
を得るにある。
の交点に配する駆動用薄膜トランジスタとしてｎ型エン
ハンスメントとｐ型エンハンスメントを各々１細評２個
設けることによってマトリックスパネルを高密度化した
場合のマトリックス配線による画素占有率の低下と引出
し線接続時の困難さを解決するようにしたもので配線密
度を大幅に減少させることが出来るマトリックスパネル
を得るにある。
本発明はマトリックスパネルに係り、特にマトリックス
配線の密度を減少させるようにしたｇ１膜トランジスタ
のマトリックス配置に関する。
配線の密度を減少させるようにしたｇ１膜トランジスタ
のマトリックス配置に関する。
マトリックスパネルとして液晶を用いて薄膜トランジス
タでアクティブ駆動する最近の液晶ディスプレイは走査
線数は増大し、表示品質を向上させるためにセルピンチ
は縮小される傾向にある。
タでアクティブ駆動する最近の液晶ディスプレイは走査
線数は増大し、表示品質を向上させるためにセルピンチ
は縮小される傾向にある。
このためマトリックス配線密度が大きくなり画素として
のセルが占める割合が低下する問題があり、更に配線引
出部も小さくなって接続が難しくなる等の問題があり、
これらの問題を解決するための解決法が要求されていた
。
のセルが占める割合が低下する問題があり、更に配線引
出部も小さくなって接続が難しくなる等の問題があり、
これらの問題を解決するための解決法が要求されていた
。
従来のマトリックスパネルの等価回路を第５図に、画素
（セル）の平面図を第６図に、更に第６図のＡ−Ａ断面
図を第７図に示す。第５図に於いてｌはマトリックスパ
ネルを示すもので、２は信号線、３は走査線でこれら信
号線と走査線をマトリックス構成し、走査線３と信号線
２の端末部に走査電極５と信号電極４を設け、交点には
薄膜トランジスタ（ＴＰＴ）６と表示電極７を有し、Ｔ
ＦＴ６のゲートは各々走査線３に接続され、信号線２は
ドレイン電極１１に接続されている。更にソースは表示
電極７に接続され、該表示電極７の他端は液晶セルフ１
即ち液晶層の容量を介して接地されている。
（セル）の平面図を第６図に、更に第６図のＡ−Ａ断面
図を第７図に示す。第５図に於いてｌはマトリックスパ
ネルを示すもので、２は信号線、３は走査線でこれら信
号線と走査線をマトリックス構成し、走査線３と信号線
２の端末部に走査電極５と信号電極４を設け、交点には
薄膜トランジスタ（ＴＰＴ）６と表示電極７を有し、Ｔ
ＦＴ６のゲートは各々走査線３に接続され、信号線２は
ドレイン電極１１に接続されている。更にソースは表示
電極７に接続され、該表示電極７の他端は液晶セルフ１
即ち液晶層の容量を介して接地されている。
第６図は１画素の平面図であり、ａ −Ｓｔ ｓ Ｈ層
（水素化アモルファス−シリコンＮ）等の半導体層１０
の形成された領域の下側に第７図に示す様に絶縁Ｎ１２
を介してゲート電極８があり、該ゲート電極８は走査線
３から連通されて、信号線２と平行する様に構成され、
ドレイン電極１１も信号線２と共通となされる。１３は
ガラス基板であり、絶縁層１２上には表示電極７が構成
され、半導体層１０上にはソース及びドレイン電極９．
１１が設けられてＴＦＴ６が構成されている。
（水素化アモルファス−シリコンＮ）等の半導体層１０
の形成された領域の下側に第７図に示す様に絶縁Ｎ１２
を介してゲート電極８があり、該ゲート電極８は走査線
３から連通されて、信号線２と平行する様に構成され、
ドレイン電極１１も信号線２と共通となされる。１３は
ガラス基板であり、絶縁層１２上には表示電極７が構成
され、半導体層１０上にはソース及びドレイン電極９．
１１が設けられてＴＦＴ６が構成されている。
上記ＴＰＴの半導体層１０（材料によって膜厚゛が異な
る）には水素化アモルファスシリコン（ａ −５ｉ ：
Ｈ） 、ポリシリコン、ＣｄＳｅ、 Ｔｅ等が用いら
れ絶縁層１２はシリコン窒化膜などが用いられる。１４
ａはガラス基板１３の反対面に配設した偏光板であり、
表示電極７とソース・ドレイン電極９、ｌｌ上にはポリ
イミド等の配向膜１５ａを介して液晶１６を設け、更に
配向膜１５ｂを配して、対向電極１７をパクーニングし
て、カラーフィルタ１８としてはホトリソグラフィ等で
染色によって、Ｒ，Ｇ、Ｂ （赤、緑、青）色をモザイ
ク状にし、積層し、ガラス基板１９上に更に偏光板１４
ｂが配されて、カラー用のＬ ＣＤ （Ｌｉｑｕｉｄｃ
ｒｙｓｔａｌ ｄｉｓｐｌａｙ）パネルが得られる。
る）には水素化アモルファスシリコン（ａ −５ｉ ：
Ｈ） 、ポリシリコン、ＣｄＳｅ、 Ｔｅ等が用いら
れ絶縁層１２はシリコン窒化膜などが用いられる。１４
ａはガラス基板１３の反対面に配設した偏光板であり、
表示電極７とソース・ドレイン電極９、ｌｌ上にはポリ
イミド等の配向膜１５ａを介して液晶１６を設け、更に
配向膜１５ｂを配して、対向電極１７をパクーニングし
て、カラーフィルタ１８としてはホトリソグラフィ等で
染色によって、Ｒ，Ｇ、Ｂ （赤、緑、青）色をモザイ
ク状にし、積層し、ガラス基板１９上に更に偏光板１４
ｂが配されて、カラー用のＬ ＣＤ （Ｌｉｑｕｉｄｃ
ｒｙｓｔａｌ ｄｉｓｐｌａｙ）パネルが得られる。
上記従来構成によるマトリックスパネルは信号線と走査
線の交点に１つのＴＰＴと１表示画素を形成する表示電
極をセ・ノドで設けた場合であるが、半導体層ｌＯをポ
リシリコン膜としたものではＴＰＴを２個直列にしたダ
ブルゲート型のものも提案されている。又、半導体層Ｉ
Ｏは不純物をドープしていないので、ソース・ドレイン
領域をｐ塑成いはｎ型とすればｐチャンネル、ｎチャン
ネル、或いはエンハンスメント型、デプレッション型等
のいずれのトランジスタも実現出来る。然し、原則的に
は１つのＴＰＴと１つの表示電極が信号線に対してはセ
ントとなっているために表示電極７部分を高密度化して
行くと信号線２や走査線３或いはＴＰＴが占有する面積
が大きくなり１、画素、即ち、表示電極部分の占有率が
低下し、更に信号電極や走査電極のピンチが細かくなっ
て外部回路との接続が困難となる欠点を有する。
線の交点に１つのＴＰＴと１表示画素を形成する表示電
極をセ・ノドで設けた場合であるが、半導体層ｌＯをポ
リシリコン膜としたものではＴＰＴを２個直列にしたダ
ブルゲート型のものも提案されている。又、半導体層Ｉ
Ｏは不純物をドープしていないので、ソース・ドレイン
領域をｐ塑成いはｎ型とすればｐチャンネル、ｎチャン
ネル、或いはエンハンスメント型、デプレッション型等
のいずれのトランジスタも実現出来る。然し、原則的に
は１つのＴＰＴと１つの表示電極が信号線に対してはセ
ントとなっているために表示電極７部分を高密度化して
行くと信号線２や走査線３或いはＴＰＴが占有する面積
が大きくなり１、画素、即ち、表示電極部分の占有率が
低下し、更に信号電極や走査電極のピンチが細かくなっ
て外部回路との接続が困難となる欠点を有する。
本発明は以上の欠点に迄みなされたものであり、マトリ
ックスの１つの交点に２個のｐ、ｎチャンネルＴＰＴを
設けることで信号線あるいは走査線の占有する面積を小
さくする様にしたマトリックスパネルを得ることを目的
とするものであり、その原理的等価回路を第１図＋ａ）
に示す。第１図（ａ）で第５図と同一部分には同一符号
を付して重複説明を省略する。信号線２と走査線３の交
点に於いてｐチャンネルエンハンスメント型ＴＦＴ６ｐ
とｎチャンネルエンハンスメント型Ｔ Ｆ Ｔ ６ ｎ
’ｃ １ 個づつ合わせて２個設ける様になす。即ち
、１本の走査線３に対してはｐ、ｎチャンネルエンハス
メント型ＴＰＴの各ゲートを共通接続し、１本の信号線
２に対しては各ドレインを共通接続している。
ックスの１つの交点に２個のｐ、ｎチャンネルＴＰＴを
設けることで信号線あるいは走査線の占有する面積を小
さくする様にしたマトリックスパネルを得ることを目的
とするものであり、その原理的等価回路を第１図＋ａ）
に示す。第１図（ａ）で第５図と同一部分には同一符号
を付して重複説明を省略する。信号線２と走査線３の交
点に於いてｐチャンネルエンハンスメント型ＴＦＴ６ｐ
とｎチャンネルエンハンスメント型Ｔ Ｆ Ｔ ６ ｎ
’ｃ １ 個づつ合わせて２個設ける様になす。即ち
、１本の走査線３に対してはｐ、ｎチャンネルエンハス
メント型ＴＰＴの各ゲートを共通接続し、１本の信号線
２に対しては各ドレインを共通接続している。
なお、一対のＴＦＴ、６ｐ、６ｎの配置は、第１図（ａ
）のように、信号線２を挾んで近接して設けてもよく、
第１図ｔｂ）のように、走査線３を挟んで近接して設け
てもよく、更に、第１図（Ｃ）のように、信号線２と走
査線３との交点に関して対角線上に設けてもよい。
）のように、信号線２を挾んで近接して設けてもよく、
第１図ｔｂ）のように、走査線３を挟んで近接して設け
てもよく、更に、第１図（Ｃ）のように、信号線２と走
査線３との交点に関して対角線上に設けてもよい。
本発明の以上のマトリックスパネルにおいては走査綿３
に加える正のパルス２０（第２図（ａｌ参照）によって
ｎチャンネルエンハンスメント型ＴＦＴ６ｎが「オン」
状態となされ、負のパルス２１によって（第２図（ａ）
参照）ｐチャンネルエンハスメント型ＴＦＴ６ｐが「オ
ン」状態となるように１選択時間りの間に選択を行う様
になす。
に加える正のパルス２０（第２図（ａｌ参照）によって
ｎチャンネルエンハンスメント型ＴＦＴ６ｎが「オン」
状態となされ、負のパルス２１によって（第２図（ａ）
参照）ｐチャンネルエンハスメント型ＴＦＴ６ｐが「オ
ン」状態となるように１選択時間りの間に選択を行う様
になす。
或いは第２図（ｂ）に示すようにＴ／２の間にまず全面
のｎ型ＴＦＴを順次選択し、次のＴ／２の間に全面のｐ
型ＴＦＴを順次選択するように駆動してもよい。
のｎ型ＴＦＴを順次選択し、次のＴ／２の間に全面のｐ
型ＴＦＴを順次選択するように駆動してもよい。
非選択の場合は零■となせばよく以上の如くｎ型は正電
圧、ｐ型は負電圧で選択可能となる。
圧、ｐ型は負電圧で選択可能となる。
信号線２に与えられるドレイン電圧Ｖ０も第２図（ａ）
のＶｏで示す様に走査線３に与えられるゲート電圧ＶＧ
に対応したタイミングでｐ及びｎチャンネルエンハンス
メント型ＴＦＴ６ｐ、６ｎの時分割駆動が行われる。
のＶｏで示す様に走査線３に与えられるゲート電圧ＶＧ
に対応したタイミングでｐ及びｎチャンネルエンハンス
メント型ＴＦＴ６ｐ、６ｎの時分割駆動が行われる。
その結果ｎ、ｐチャンネルエンハスメント型ＴＦＴに接
続されているｎ及びｐ型用の表示電極７ｎ、７ｐは第２
図（ａｌの■、いＶＳＺに示す様に１周期Ｔの間「オン
」状態が液晶のＣＲ時定数で保持されて選択状態を維持
する。
続されているｎ及びｐ型用の表示電極７ｎ、７ｐは第２
図（ａｌの■、いＶＳＺに示す様に１周期Ｔの間「オン
」状態が液晶のＣＲ時定数で保持されて選択状態を維持
する。
以下、本発明の１実施例を第３図及び第４図について詳
記する。第３図は本発明のマトリックスパネルの１画素
分の拡大平面図であり、第４図は第３図のＢ−Ｂ′断面
図を示すものである。
記する。第３図は本発明のマトリックスパネルの１画素
分の拡大平面図であり、第４図は第３図のＢ−Ｂ′断面
図を示すものである。
第３図及び第４図において第６図及び第７図と同一部分
には同一符号を付して重複説明を省略するが、走査線３
と信号線２の交点を挾んで走査線３から信号線２に平行
にゲート電極８ｎ、８ｐを延設し、それぞれをｎチャン
ネルエンハスメント型ＴＦＴ及びｐチャンネルエンハス
メント型ＴＰＴのゲート電極８ｎ、８ｐとする。これら
ゲート電極８ｎ、８ｐは第４図に示す様にガラス基板１
３上にＣ，、Ｍ、、Ｔ、等でパターニングする。
には同一符号を付して重複説明を省略するが、走査線３
と信号線２の交点を挾んで走査線３から信号線２に平行
にゲート電極８ｎ、８ｐを延設し、それぞれをｎチャン
ネルエンハスメント型ＴＦＴ及びｐチャンネルエンハス
メント型ＴＰＴのゲート電極８ｎ、８ｐとする。これら
ゲート電極８ｎ、８ｐは第４図に示す様にガラス基板１
３上にＣ，、Ｍ、、Ｔ、等でパターニングする。
勿論走査線３も同じ様な材料でバターニングされる。
次いでグロー放電分解法等で水素化窒化シリコン（Ｓｉ
Ｎ：Ｈ）等からなるゲートの絶縁層１２を堆積させる。
Ｎ：Ｈ）等からなるゲートの絶縁層１２を堆積させる。
次にｎチャンネルエンハスメント型ＴＰＴ及びｐチャン
ネルエンハスハメント型ＴＰＴ（以下ｎ型ＴＦＴ、ｐ型
ＴＦＴと記す）の活性部となる半導体ｉ １０ ｎ、１
０ｐをａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）に
よってプラズマＣＶＤで堆積させる。ｎ型及びｐ型ＴＦ
Ｔを形成するために半導体Ｎ １０ ｎ、１０ｐを島状
に残して薗く。次にｎ型ＴＦＴ６ ｎのソース及びドレ
インを構成するために島状の半導体層１０ｎにｎ″ａ−
Ｓｉ層２２ｎ、２３ｎを形成し、更にｎ”ａ −５ｉ［
２２ｎ、 ２３ ｎの上にＴｉ／Ａ １層を蒸着してソ
ース用電極層２４ｎとドレイン用の電極層２５ｎとなし
、全体としてソース電極９ｎとドレイン電極１１ｎを形
成する。
ネルエンハスハメント型ＴＰＴ（以下ｎ型ＴＦＴ、ｐ型
ＴＦＴと記す）の活性部となる半導体ｉ １０ ｎ、１
０ｐをａ−Ｓｉ：Ｈ（水素化アモルファスシリコン）に
よってプラズマＣＶＤで堆積させる。ｎ型及びｐ型ＴＦ
Ｔを形成するために半導体Ｎ １０ ｎ、１０ｐを島状
に残して薗く。次にｎ型ＴＦＴ６ ｎのソース及びドレ
インを構成するために島状の半導体層１０ｎにｎ″ａ−
Ｓｉ層２２ｎ、２３ｎを形成し、更にｎ”ａ −５ｉ［
２２ｎ、 ２３ ｎの上にＴｉ／Ａ １層を蒸着してソ
ース用電極層２４ｎとドレイン用の電極層２５ｎとなし
、全体としてソース電極９ｎとドレイン電極１１ｎを形
成する。
又、ｐ型ＴＦＴ６ ｐのソース及びドレインを構成する
ために島状の半導体Ｎ １０ ｐにｎ−ａ −Ｓｉ層２
２ｐ、２３ｐを形成し、更にｎ−ａ −５ｉ層の上にＴ
ｉ／Ａ１層を蒸着してソース用電極層２４ｐととドレイ
ン用の電極ｒｒ！Ｊ２５ｐとなし、全体としてソース電
極９ｐとドレイン電極ｌｉｐを形成する。
ために島状の半導体Ｎ １０ ｐにｎ−ａ −Ｓｉ層２
２ｐ、２３ｐを形成し、更にｎ−ａ −５ｉ層の上にＴ
ｉ／Ａ１層を蒸着してソース用電極層２４ｐととドレイ
ン用の電極ｒｒ！Ｊ２５ｐとなし、全体としてソース電
極９ｐとドレイン電極ｌｉｐを形成する。
ｎ型ＴＦＴ６ｎとｐ型ＴＦＴ６ｐのドレイン間にはゲー
トの８ｆｓ！！７１１２から立ち上がった信号線２がＣ
ｒ／Ａ １等を用いて形成され、ドレイン電極１１ｎ、
ｌｉｐにオーバーランプされている。ソース電極９ｎ、
９ｐ側にはＩＴＯ等の透明電極で構成したｎ型及びｐ型
ＴＦＴ用の表示電極７ｎ、７ｐがオーバーラツプされて
コンタクトをとっている。これらＴＦＴ６及び表示電極
７上にポリイミド等の配向膜１５ａを設けて液晶１６を
第６図及び第７図と同様に積層してマトリックスパネル
を構成する。上記構成によるとドレインパスラインとな
る信号線２の有る表示電極７ｎ、７ｐとの間隔は４０μ
ｍ程度の幅を必要とするのに対し、１本の信号線２が間
引かれた表示電極７ｐと７ｎ間の間隔は１０μｍと略々
２とすることが出来る。
トの８ｆｓ！！７１１２から立ち上がった信号線２がＣ
ｒ／Ａ １等を用いて形成され、ドレイン電極１１ｎ、
ｌｉｐにオーバーランプされている。ソース電極９ｎ、
９ｐ側にはＩＴＯ等の透明電極で構成したｎ型及びｐ型
ＴＦＴ用の表示電極７ｎ、７ｐがオーバーラツプされて
コンタクトをとっている。これらＴＦＴ６及び表示電極
７上にポリイミド等の配向膜１５ａを設けて液晶１６を
第６図及び第７図と同様に積層してマトリックスパネル
を構成する。上記構成によるとドレインパスラインとな
る信号線２の有る表示電極７ｎ、７ｐとの間隔は４０μ
ｍ程度の幅を必要とするのに対し、１本の信号線２が間
引かれた表示電極７ｐと７ｎ間の間隔は１０μｍと略々
２とすることが出来る。
本発明は以上の如く構成させたので、高密度画素構成の
薄膜トランジスタマトリックスパネルとしても信号線１
本と走査線１本で２つのｐ及びｎ型ＴＦＴを１フレーム
中にそれぞれ１回時分割駆動出来て、信号線間ピンチ或
いは走査線間を広く出来るので（表示電極である）画素
占有率を高めることが出来ると共に周辺回路との接続も
引出綿ピンチが大きく出来るために楽で表示品質の高い
マトリッスクパネルが得られる。又、第３図に示した様
に表示手段Ｒ，Ｇ、Ｂを矩形状に３個並べてほぼ正方形
となるカラーの１ドツト分とする時の画素占有率は極め
て太き（なる特徴を有する。
薄膜トランジスタマトリックスパネルとしても信号線１
本と走査線１本で２つのｐ及びｎ型ＴＦＴを１フレーム
中にそれぞれ１回時分割駆動出来て、信号線間ピンチ或
いは走査線間を広く出来るので（表示電極である）画素
占有率を高めることが出来ると共に周辺回路との接続も
引出綿ピンチが大きく出来るために楽で表示品質の高い
マトリッスクパネルが得られる。又、第３図に示した様
に表示手段Ｒ，Ｇ、Ｂを矩形状に３個並べてほぼ正方形
となるカラーの１ドツト分とする時の画素占有率は極め
て太き（なる特徴を有する。
第１図（ａ）〜（Ｃ）は、本発明のマトリックスパネル
の原理図を示す等価回路、 第２図（ａ）、（ｂｌは、第１図（ａ）に示した本発明
の実施例の動作波形図、 第３図は、本発明のマトリックスパネルの１表示電極部
分の拡大平面図、 第４図は、第３図のＢ−Ｂ ’断面矢視図、第５図は、
従来のマトリックスパネルの原理的等価回路、 第６図は、第５図の１表示電極部分の拡大平面図、 第７図は、第６図のＡ−Ａ ’断面図である。 １・・・マトリックスパネル、 ２・・・信号線、 ３・・・走査線、 ６．５ｎ、５ｐ ・・・ＴＰＴ。 ７．７ｎ、７ｐ・・・表示電極、 ８、ｓｎ、ｓｐ・・・ゲート電極、 ９．９ｎｓ９ｐ・・・ソース電極、 １１、ｌｌｎ、ｌｉｐ ・ ・ ・ドレイン電極。 特許出願人 富士通株式会社 １ ： ７）＋１．、クズパオ／し ６ｎ ：
ｎ”！’ｉＥＵ英トフシシズク（口型ＴＦＴ）本４酢ロ
バのマトリ、す７スパネル＾魚哩回Ｆ示す等イ凸回絡Ｈ
刀第１図 （ａ） （ｂ） （Ｃ） 荊１０（ａ）の動イ乍り乏形口 ６ｎ ｌｌｎ ｌｌｐ ６ｐ本発
明の７）ＩＪ・・ノ７スパオル署の表示電ホ反財の鉱太
平面図翻瞳 啼 −肩 第３図のＢ−８’折荀矢Ｊ見口 １０１尊倭１ 莞５図の衣ホ電楡怖佇の原人平面図 恒久 図 ＋４ｂ イＡづ６木友
の原理図を示す等価回路、 第２図（ａ）、（ｂｌは、第１図（ａ）に示した本発明
の実施例の動作波形図、 第３図は、本発明のマトリックスパネルの１表示電極部
分の拡大平面図、 第４図は、第３図のＢ−Ｂ ’断面矢視図、第５図は、
従来のマトリックスパネルの原理的等価回路、 第６図は、第５図の１表示電極部分の拡大平面図、 第７図は、第６図のＡ−Ａ ’断面図である。 １・・・マトリックスパネル、 ２・・・信号線、 ３・・・走査線、 ６．５ｎ、５ｐ ・・・ＴＰＴ。 ７．７ｎ、７ｐ・・・表示電極、 ８、ｓｎ、ｓｐ・・・ゲート電極、 ９．９ｎｓ９ｐ・・・ソース電極、 １１、ｌｌｎ、ｌｉｐ ・ ・ ・ドレイン電極。 特許出願人 富士通株式会社 １ ： ７）＋１．、クズパオ／し ６ｎ ：
ｎ”！’ｉＥＵ英トフシシズク（口型ＴＦＴ）本４酢ロ
バのマトリ、す７スパネル＾魚哩回Ｆ示す等イ凸回絡Ｈ
刀第１図 （ａ） （ｂ） （Ｃ） 荊１０（ａ）の動イ乍り乏形口 ６ｎ ｌｌｎ ｌｌｐ ６ｐ本発
明の７）ＩＪ・・ノ７スパオル署の表示電ホ反財の鉱太
平面図翻瞳 啼 −肩 第３図のＢ−８’折荀矢Ｊ見口 １０１尊倭１ 莞５図の衣ホ電楡怖佇の原人平面図 恒久 図 ＋４ｂ イＡづ６木友
Claims (1)
- 信号線と走査線をマトリックス状に配し、該マトリック
スの交点にｎチャンネルエンハンスメント型及びｐチャ
ンネルエンハンスメント型の駆動用薄膜トランジスタと
表示電極を有し、前記駆動用薄膜トランジスタのそれぞ
れのドレインを１本の信号線に、ゲートを前記走査線に
、ソースを前記表示電極にそれぞれ接続してなることを
特徴とするマトリックスパネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060829A JP2562131B2 (ja) | 1986-03-20 | 1986-03-20 | マトリツクスパネル表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61060829A JP2562131B2 (ja) | 1986-03-20 | 1986-03-20 | マトリツクスパネル表示装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62218987A true JPS62218987A (ja) | 1987-09-26 |
| JP2562131B2 JP2562131B2 (ja) | 1996-12-11 |
Family
ID=13153634
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61060829A Expired - Lifetime JP2562131B2 (ja) | 1986-03-20 | 1986-03-20 | マトリツクスパネル表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562131B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02135318A (ja) * | 1988-11-16 | 1990-05-24 | Fujitsu Ltd | アクティブマトリクス型表示装置 |
| JPH02296286A (ja) * | 1989-05-10 | 1990-12-06 | Nec Corp | 液晶表示用基板とその駆動方法 |
| US5408252A (en) * | 1991-10-05 | 1995-04-18 | Fujitsu Limited | Active matrix-type display device having a reduced number of data bus lines and generating no shift voltage |
| JPH08328043A (ja) * | 1995-02-01 | 1996-12-13 | Seiko Epson Corp | 液晶表示装置 |
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