JPS62206889A - 磁気センサ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ＤＣブラッシュレスモークや磁石の位置検出
装置に使用される磁気センサに関する。

〔発明の概要〕

本発明はシリコン単結晶チップの（１００）結晶面に形
成されたホール素子を含む磁気センサにおいて、ホール
素子の一対の電流ｖＡ勤電電極間流れる駆動電流の方向
が（１００）結晶面上の（１００）方位又は（０１０）
方位と略平行となるように配置したので、シリコンチッ
プのピエゾ抵抗効果により生ずるホール素子のオフセン
ト電圧を小さくすることができ検出誤差を最少化する。

〔従来の技術〕

ＤＣブラフシェレスモークや位置検出装置の小型化や低
電圧動作化にともない磁気センサを高感度化する必要が
あった。

そこで初期においてはホール素子を用いた高感度磁気セ
ンサは、ガリウム・ひ素やインジウム・アンチモン等の
高移動度の半導体材料を用いて作られていた。しかしな
がら上記の半４体材料ではホール素子の他にコンパレー
タや論理回路を１チツプ中に集積してｌチップ磁気セン
サを製造することが困難であった。

そこで近年材料としてシリコン単結晶を用いたホール素
子磁気センサス（開発されて来ている。１チツプ集積化
が簡便だからである。特に（１００）結晶面を表面とす
るＰ−シリコン単結晶板は加工が容易なことから好んで
使われており標準材料とな１ている。

〔発明が解決しようとする問題点〕

しかしながらシリコン単結晶上に形成されたホール素子
には以下の問題点があった。

すなわちシリコン単結晶では、ピエゾ抵抗効果が顕著で
ありしかも異方性を存する。ピエゾ抵抗効果とは半導体
チップに応力を加えるとチップ上に形成された素子に抵
抗が生じる現象である。ピエゾ抵抗効果によってシリコ
ンチップ上のホール素子の出力端子にはオフセント電圧
が生じる。オフセッＩｔ圧とは外部磁場が存在しないに
もかかわらず出力端子に生じる電圧である。シリコンチ
ップホール素子ではこのオフセント電圧が大きく、誤検
出の原因となっていた。なお外部応力の原因としては、
チップ実装（グイボンド、モールド）が考えられる。今
ホール素子の磁気感度が２０ｍＶ／１Ｇａｎｓｓである
とするとピエゾ抵抗効果で１＋＋Ｖのオフセット電圧が
生じた場合５０Ｇａｎｓｓの検出膜・差を生じる０通常
−３０℃〜１００℃で１００Ｇａｎｓｓ以上変動し問題
となっていた。

〔問題点を解決するための手段〕

本発明は前述した従来技術の問題点を解決することを目
的とする。そのために第１図に示すようなオフセット電
圧の小さな磁気センサを得た。。

第１図において０は（１００）結晶面を表面とするＰ−
シリコン単結晶チップである。ｌはチップ表面に形成さ
れたホール素子であって例えばＭＯＳ形のものがある。

なお磁気センサを構成する他の素子については本発明と
直接関係ないので図示されていない、１０１及び１０２
はホール素子１の″２１ｔ流駆動電極で各々抵抗等を介
して（図示せず）■。。及び接地電位に接続されている
。Ｈｌ及びＨｔはホール素子のボール電圧出力端子であ
る。

外部磁界が存在しないときこの両端に現れる電圧力５オ
フセツト電圧である０本発明においては電流駆動電極１
０１及び１０２間を流れる駆動電流の方向（矢印で表示
）が（１００）結晶面上で方位（ＴＯＯ）又は（０１０
）と略平行となるように、電極１０１及び１０２が配置
されている（ただし第１図において（ＯＩ　Ｑ）と略平
行配置の例は省略しである）。

〔作用〕

さて単結晶板のピエゾ抵抗効果には異方性がある。第１
図に示す曲線Ａは（１００）Ｐ−シリコン結晶面上のピ
エゾ抵抗係数の平面分布を示す。

図から判るように方位（ＴＴＯ）及び（ＴＩＯ）に対し
てピエゾ抵抗係数は大きく逆に（ＴＯＯ）及び（ＯＩ　
Ｏ）方向に対してピエゾ抵抗係数は小さい、そこで本発
明においてはピエゾ抵抗係数の小さい方向に、ホール素
子の駆動電流が平行となるようにホール素子を配置し、
もってピエゾ抵抗効果を排除しオフセット電圧を小さく
するものである１通常、半導体チップでは臂開面が（了
ＴＯＩ又は（ＴＩＯ）方位と平行であるのでスクライブ
もこの方向に行われ従って素子の配置方向もこれに平行
としている。しかるに本願発明においてはホール素子の
配置方向を通常とは４５°異ならしめている。

（実施例） 以下本発明の好適な実施例を図面に基づいて詳細に説明
する。

第２図は２つのほぼ同じ特性のホール素子を同一チップ
上に形成しており各々の駆動電流の方向が方位（ＴＯＯ
）及び方位（０１０）と平行となるよう配置されオフセ
ット電圧の最少化が可能な上、各々のホール電圧の加算
を可能としかつ各々のオフセット電圧の補償を可能にし
た磁気センサの一実施例である。０は半導体チップであ
って、Ｐ−シリジン単結晶板（１００）からなる、１及
び２はほぼ同じ特性のホール素子である。これらホール
素子は例えばＭＯＳ型として半導体チップ０上に形成さ
れる。１０１及び１０２はホール素子１の駆動電流電極
であって１０１はドレインとしてＰチャネルトランジス
タ４を介してＶｌｌｌｌに接続され、１０２はソースと
して抵抗５を介してＶ、８（グランド）に接続されてい
る。駆動電流は矢印で示すように電極１０１から１０２
に向かうて流れる。同様に２０１及び２０２はホール素
子２の駆動電流電極であって２０１　（ドレイン）はＰ
チャネルトランジスタ６を介してｖ６１１に接続され、
２０２　（ソース）はｎチャネルトランジスタ７を介し
てＶｓｓ（グランド）に接続されている。駆動電流は矢
印で示すように電極２０１から２０２に向かって流れる
。第２図から判るように、ホール素子１の駆動電流が方
位（０１０）と略平行に流れ、ホール素子２の駆動電流
が方位（Ｔｏｏ）と略平行に流れる。従っていずれもオ
フセット電圧は最少化される。第２図から判るようにホ
ール素子１に流れる駆動電流とホール素子２に流れる駆
動電流の方向は直交している。すなわち直交するように
電極配置されている。これによりオフセット電圧が互に
キャンセルされるのであるが後に説明するｓＨＩ及びＦ
Ｉ２はホール素子１のホール出力端子であり互いに逆の
電圧変動を示す。Ｈｌ及び！（４はホール素子２のホー
ル出力端子であり互いに逆の電圧変動を示す、３はコン
パレータであり、互いに逆の電圧変動を示すホール出力
端子ＯＸ及びＨｌからの信号を入力しかつｎチャネルト
ランジスタ７のゲートに信号を出力する。

さてコンパレータ３はホール素子ｌのホール出力Ｍｌと
ホール素子２のホール出力Ｈ３の電圧を比較して、ホー
ル出力Ｈ１の電圧が・ホール出力■（２の電圧と等しく
するようにｎチャネルトランジスタ７のゲートを駆動す
る。ｎチャネルトランジスタ７のゲート電圧により、チ
ャネル間の抵抗が変化すると、これに連動してホール素
子２の駆動電流端子２０１と２０２の電圧が共に変わり
、ホール出力Ｈａの電圧がホール出力Ｈ１の電圧に等し
くなるように調節される。

抵抗５はホール素子１の電流駆動電極１０２の電圧を接
地電圧より少し高い電圧に保ち、ホール出力ＨｔとＨｌ
の大小関係によらず、上記の電圧調節機能を働かせるた
めに挿入されている。従ってホール素子１の電流駆動電
極１０１からホール出力端子Ｈ＋、Ｈｚまでの距離をホ
ール素子２のそれよりも短くすれば、抵抗５を省略でき
る。

なおＰチャネルトランジスタ４と６はそれぞれホール素
子ｌと２に同一の定電流を供給する役割を有している。

すなわちホール素子１及び２の各々の電流駆動電極間電
位差を常に一定でかつ等しく保っている。

さて第３図に磁気センサに磁界がかかった時の動作を図
示した。外部磁場によりホール素子１と２のホール出力
電圧が変化すると、第２図のコンパレータ３等からなる
回路が動作して、ホール出力Ｈ！の電圧Ｖ、とホール出
力Ｈｓの電圧ｖ３を等しくする。この時ホール素子２の
電流駆動端子２０１及び２０２の電圧ＶＤｔとＶＳｔは
一定の電位差を保ったまま、ホール素子１の電流駆動端
子１０１及び１０２の電圧ＶｌｌｌとＶｌｌに対して相
対的にホール素子１のホール電圧６７１１分（すなわち
Ｖｚ　−Ｖｔ　）だけ上方にシフトする。従って磁気セ
ンサ全体のホール電圧ＶＷ　　（すなわちホール出力Ｈ
＋　とＨ４の電位差）は、■よ−ｖ１にさらにホール素
子２の出力Ｖｓ−Ｖｓが加えられたＶｎ　”　（Ｖｔ　
−Ｖｔ　）＋（Ｖａ　　Ｖｓ　）　＝２ΔＶＨとなる。

即ち２つのホール素子のホール電圧を加算できることに
なる。

次に第４図に磁気センサに磁界がかかつていない時の動
作を図示した。磁気センサのホール素子１に加わる応力
に基づくピエゾ抵抗効果によりオフセット電圧（Ｖｏｗ
−Ｖｏ＋）が生じる。同様にしてホール素子２にもオフ
セット電圧（Ｖ（＋４　　Ｖｏａ）が生じる０図ではそ
の大きさが誇張されているが実際にはｌｌ１ｖオーダ以
下である。すなわちホール素子１及び２の電流方向がそ
れぞれ（０１０）方位及び（Ｔｏｏ）方位に平行なため
ピエゾ抵抗効果が小さくオフセット電圧が最少化されて
いる。

さて半導体チップのピエゾ抵抗効果若しくはこの効果の
原因となる応力自体に異方性がある。そしてホール素子
１の駆動電流方向とホール素子２の駆動電流を第２図に
示すように互いに直交するよう各々の電流駆動電極を配
置するとこの異方性が働き、ホール素子１のオフセット
電圧（Ｖｅｘ　　Ｖ。ｌ）とホール素子２のオフセット
電圧（Ｖ１１４　　Ｖ。、）は絶対値は略等しいながら
極性が逆になる場合が多い、従って両オフセット電圧は
先に述べたコンパレータ３等の働きにより加算され、キ
ャンセル又は相殺される。結果として磁気センサ全体の
オフセット電圧（すなわちホール出力Ｈ１とホール出力
Ｈ４の無磁界特電位差）もさらに小さくできる。

第５図に第２図の磁気センサの回路構成を簡略化した本
発明の他の実施例を示す、同一番号は第２図と同一の番
号に対応している０個々のホール素子に発生したホール
電圧を加算するという目的のためには、第２図のように
、ホール素子２の電流駆動電極２０１と２０２の両方の
電圧を同時に変動させる必要はない、第５図においては
ホール素子２の電流駆動電極２０２の電圧だけを動がし
てボール出力Ｈ１とＨコの電圧を等しくしようとするも
のである。このようにしても一般に個々のホール電圧は
電流駆動電極２０１と２０２間に印加される電圧と比較
して極めて小さいので、電流駆動電極２０２の電圧がホ
ール電圧程度変動したとしてもホール素子２の磁気感度
はホール素子ｌの磁気感度と同じと考えられる。従って
この場合も大略側々のホール電圧の２倍の全ホール電圧
出力を得ることができる。なおゲートにＶ、の電圧が印
加されたｎチャネルトランジスタ９は、第２図の抵抗５
と同じ働きをするものである。

第５図に示す実施例においてもホール素子１の電流方向
は方位（０１０）に平行でありホール素子２の電流方向
は方位（Ｔｏｏ）に平行である。

従っていずれもオフセット電圧が最少化されている。

さらに第５図に示す実施例においてもホール素子１と２
とは各々の駆動電流の方向が互いに直交するよう配置さ
れている。従ってピエゾ抵抗効果の異方性又は加わる応
力の異方性により各々のホール素子に発生するオフセッ
ト電圧はキャンセルされることが確かめられた。

最後に本発明は２つのホール素子を結合配置するものに
限られず３つ以上のホール素子を用いても良い。

〔発明の効果〕

本発明によればホール素子の駆動電流の流れる方向をチ
ップのピエゾ抵抗効果が最少となる方向に合わせたので
オフセント電圧を小さくすることができ、検出誤差の無
い磁気センサが得られるという効果がある。

【図面の簡単な説明】

第１図は磁気センサチップの平面図、第２図は磁気セン
サの配置及び電気的接続を示す図、第３図は外部磁場が
存在する場合の磁気センサの動作を説明する図、第４図
は外部磁場が存在しない場合の磁気センサの動作を説明
する図、及び第５図は磁気センサの他の実施例を示す図
である。 ０・・・・−・（１００）Ｐ−シリコンチップト−・・
・・−ホール素子 １０１．１０２・−・・・・−・電流駆動電極以上 出願人　セイコー電子工業株式会社 （ｏｔｏ）　　　　　　　（ＨｏＪ　　　　　　　［ｏ
ｏｌ窟槍Ｊセ、ンη′干、ラフ°乎（Ｉ犯 ＊娘イ列加次スゼンザの凶Δａ及グ°都縁図凛２図 ［０１０１ イ也の庚９芭イσ１１の茅蜘践センＶ＠ム置柩吉（象図
凛５図

Claims (3)

【特許請求の範囲】
1. （１）　シリコン単結晶チップの（１００）結晶面に形
   成されており、かつ外部磁場に対し互いに逆の電圧変動
   を示す第１及び第２のホール出力端子と２つの電流駆動
   電極とから構成されるホール素子を少なくとも一つ含む
   磁気センサにおいて、電流駆動電極は駆動電流の方向が
   〔■００〕方位又は〔０１０〕方位と略平行となるよう
   に（１００）結晶面上に配置されることを特徴とする磁
   気センサ。
2. （２）　ホール素子は複数個あり、異なるホール素子間
   の第１と第２のホール出力端子の電位を一致させるため
   各々のホール素子の電流駆動電極の電位を調節する手段
   を具備する特許請求の範囲第１項記載の磁気センサ。
3. （３）　各々のホール素子に流れる駆動電流の方向が互
   いに直交するよう配置されている特許請求の範囲第１項
   又は第２項記載の磁気センサ。