JPS62189837A - 周波数ホツピング用シンセサイザ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 （産業上の利用分野） 本発明は、スペクトル拡散方式の通信における変調方式
の１つである周波数ホッピング（以後ＦＨと称す）方式
に用いるＦＨ用シンセサイザに関するものである。

（従来の技術） 最近注目されている通信方式の１つとしてスペクトル拡
散方式がある。このスペクトル拡散方式は、拡散符号に
よって伝送信号を周波数軸上に広げて電力の稀薄化を行
い、同じ帯域を使用して多数の通イ８を行えるようにし
たものである。そして、拡散符号には高速の疑似雑音（
以後ＰＮと称す）発生器で発生させたＰＮ符号を用い、
各通信者に固有のＰＮ符号を割り当て、同一のＰＮ符号
の通信者間でのみ通信を可能とし、異なるＰＮ符号の通
信者間では同一周波数帯域であっても通信が不可能であ
る。そして、未知のＰＮ符号に対する復調は非常に難し
く、またＰＮ符号の変更が容易なために、高度の秘密保
持が可能である。また、同じＰＮ符号を複数の通信者に
与えることによって一斉指令が可能である。

このスペクトル拡散方式の変調方式としては、直接拡散
方式とＦＨ方式とがある。本発明の係わるＦＨ方式はＰ
Ｎ符号に基づいて送信周波数を短時間に次々と変化させ
て、例えばＦＳに信号等の中心周波数を広帯域に拡散さ
せたものである。そして１．情報を１データビツト送信
する間に２回以上周波数を変化させるものを高速ＦＨと
いう。情報の通信速度が９６００ｂｐｓで１データビッ
ト当り３回周波数が変化する高速ＦＨを例にすると、デ
ータ速度が約１０Ｋｂｐｓであるから１データビット当
りの送信時間は１００μｓとなり、３３μｓに１回の周
波数変化が必要となる。

そこで、送信（受信）周波数を変化させるための周波数
シンセサイザに要求される性能としては、早い周波数変
換時間に追従できることであり、３３μｓの１７１０以
下の周波数切換時間で動作する高速な周波数シンセサイ
ザが要求される′。

ところで、従来の周波数シンセサイザとして、フェーズ
・ロック・ループ（以ｆ＆、ＰＬＬと称す）を使用し、
可変分周器の分周比をＰＮ符号によって制御し、出力周
波数を基準周波数（基準信号）のＮ倍にロックする間接
合成法と、複数の発振源からの出力を加算ないし除算に
よって希望の周波数を合成する直接合成法とがある。

ｉ６図にＰＬＬを使用した間接合成法による周波数シン
セサイザのブロック回路図を示す。

第６図において、１〜７はシフトレジスタ、８は２を法
とする加算器、９はシフトレジスタ１〜７と加算器８と
で構成するＭ系列符号発生器、ｌＯは選局コード発生器
、１１〜１７は２を法とする加算器、　１８はＭ系列符
号発生器９と選局コード発生器１０と加算器１１−１７
とで構成するＦＨ符号発生器、３１は可変分周器、３２
は基準発振器、３３は位相比較器、３４はループフィル
タ、３５は電圧制御発振器（以後■ＣＯと称す）、３Ｂ
はミキサ、３７は発振器を示す。

シフトレジスタ１〜７を縦列に接続し、シフトレジスタ
４．７の出力を加算器８へ入力し、加算器８の出力をシ
フトレジスタ１へ入力する構成をとり、各シフトレジス
タ１〜７の出力Ｍ１〜Ｍ７を全てハイレベルにセットし
、図示しないクロック信号を入力して順次台へシフトし
、出力Ｍ４　、Ｍ７を加算してシフトレジスタ１にフィ
ードバックすることにより「χ７＋χり＋１」で表現さ
れるＭ系列符号が発生できる。ここではシフトレジスタ
は７段構成であるから２’−１＝１２７の符号長の最も
基本的なＰＮ符号が得られる。さらに、Ｍ系列符号発生
器９が出力するＰＮ符号からＦＨ用拡散符号に変換する
ために、選局コード発生器１０の出力Ｎ１−Ｎ７とＭ系
列符号発生器９の出力Ｍ１〜Ｍ７とを加算器１１〜１７
に加え、加算器１１〜１７から出力ＡＩ　Ｎａ３を出力
する。出力ＡＩ−Ａ７はリードソロモン系列と呼ばれる
もので、この出力Ａ１〜Ａ７がＦＨ符号発生器１８が出
力するＦＨ用拡散符号である。なお、出力Ａ１〜Ａ７は
選局コード発生器！Ｏの出力Ｎｌ〜Ｎ７の値を変化させ
ることによりＦＨ川用散符号が得られ、出力Ｎ１−Ｎ７
が／／　ＯＯ０００００ツノから／／　１１１１１１１
　／／まで１２８種類のＦＨ用拡散符号が得られる。

そして、ＦＨ符号発生器１Ｂからの出力Ａｔ〜Ａ７をＰ
ＬＬの可変分周器３１へ入力する。このＰＬＬは基準発
振器３２０基準信号を位相比較器３３へ入力し、位相比
較器３３で可変分周器３１からのｆＺ号と位相の比較を
行い１位相誤差に対応する信号をループフィルタ３４を
介してＶＣＯ３５に入力し、ＶＣＯ３５の発振周波数を
制御し、ＶＣＯ３５の出力を送信あるいは受信に使用し
、またＶ　ＣＯ３５の出力の一部をミキサ３６に入力し
、ミキサ３６で発振器３７からの信号と混合され、低域
の周波数に周波数変換して可変分周器３Ｉに入力する。

この可変分周器３１では出力Ａ１〜Ａ７によって分周比
が制御される。すなわち、ＦＨ用拡散符号によフて分周
比が制御され、分周比に従ってＶＣＯ３５の発振周波数
が制御される。

ここで、−例として９００ＭＨｚ帯で１２７チャンネル
、Ｏ，ＩＭＨｚステップのＰＬＬを用いた周波数シンセ
サイザを取り上げると、基準信号の周波数を０．１ＭＨ
７，、最低チャンネルの出力周波数を９００ＭＨｚ、可
変分周器３Ｉの最低分周比な１２８、可変分周？ａ３１
の入力周波数として１２．８ＭＨｚ　〜２５．５ＭＨｚ
　、発振＠　３７の発°振周波数を９００−１２．８＝
８８７．２ＭＨｚに設定すると、ＶＣＯ３５の出力は、 ｆＯＵＴ　＝８８７．２＋０．１　（１２Ｂ＋Ａ）＝９
００＋０．ＩＡ となる。ここで、ＡはＦＨ符号発生器１８で出力するＦ
Ｈ用拡散符号であり、０〜１２７の範囲の値である。例
えば、ＦＨ用拡散符号が１２７゜６３．３１．１５−と
変化すると（選局コード発生器ｌＯの出力Ｎ１〜Ｎ７の
値が０の時の出力ＡＩＮＡ７の値）、■Ｃｏ３５の出力
は９１２゜７ＭＨｚ、９０６．３ＭＨｚ　９０３．１Ｍ
Ｈｚ　。

９０１．５ＭＨｚと変化する。

次に、第７図にＰＬＬを用いた周波数シンセサイザに比
べ周波数切り換えが高速で行なえる直接合成法、すなわ
ち、複数の４８号源から加算ないし除算によって希望の
周波数を得る直接合成法の周波数シンセサイザのブロッ
ク回路図を示す。

第７図において、３８〜４２は基準周波数発生器、４３
〜４５はスイッチ回路、４６．４９．５２は分周器、４
７、５０．５３はミキサ、４８．５１．５４はバンドパ
スフィルタ（以後ＢＰＦと称す）　、　５５．５６．５
７はモジュールである。ＦＨ用拡散符号である出力Ａ１
〜＾７を得るまでは、第６図に示す従来例と同じであり
重複する説明を省略する。

基準周波数発生器３８〜４１の出力をスイッチ回路４３
〜４５に人力し、スイッチ回路４３〜４５をＦＨ用拡散
符号で制御する。スイッチ回路４３にはＦＨ符号発生Ｐ
％　１．８の出力ＡＩ　、Ａ２が、スイッチ回路４４に
は出力Ａ３　、Ａ４が、スイッチ回路４５には出力Ａ５
　、ＡＳがそれぞれ入力され、例えば出力ＡＩ　、Ａ２
が／１０．０／／の時に基準周波数発生器４１の出力を
、出力ＡＩ　、Ａ２が／１０．１／／の時に基準周波数
発生器４０の出力を、出力ＡＩ　、Ａ２が／１１．Ｑｔ
ｔの時に基準発生器３９の出力を、出力ＡＩ　、Ａ２が
／／１．１／／の時に基準周波数発生器３８の出力をス
イッチ回路４３で選択し、同様にスイッチ回路４４．４
５でも基準周波数発生器３８〜４１の出力を選択する。

さらに、スイッチ回路４３で選択した出力をミキサ４７
に入力し、ミキサ４７には基準周波数発生器４２の出力
を分周器４６で１／４分周した信号が入力され、ミキサ
４７で混合してＢＰＦ４Ｂで２つの和の周波数成分を取
り出し、モジュール５５の出力としてモジュール５６に
入力する。モジュール５６でもモジュール５５と同様に
、スイッチ回路４４て選択した出力とモジュール５５か
らの人力を分周器４９で１／４分周した信号とをミキサ
５０で混合し、ＢＰＦ５１で和の周波数成分を取り出し
てモジュール５７に人力する。さらに、モジュール５７
でも同様の動作を行い、モジュール５７の出力が所望す
る出力周波数の信号となる。

ここで、具体的に数値を５嵌めると、中心周波数を５０
ＭＨｚとする６４チヤンネル、０．１ＭＨｚステップの
周波数シンセサイザにおいて、基準周波数発生器４２の
出力周波数を５０ＭＨｚ、基準周波数発生器３８〜４＋
の出力周波数の中心周波数を５０ＭＨｚｘ３／４の３７
．５ＭＨｚとし、周波数間隔を０．１ＭＨｚ　Ｘ４”の
１．６ＭＨｚとする。すなわち、基準周波数発生器３８
〜４１の出力周波数を３９．１ＭＨｚ　、３８．９ＭＨ
ｚ　、３６．７ＭＨｚ、３５．１ＭＨｚとする。分周器
４６の出力周波数は、５０ＭＨｚｘｌ／４の１２．５Ｍ
Ｈｚであり、ミキサ４７には基準周波数発生器３８〜４
１のうちいずれか１つが選択されて加えられるので、モ
ジュール５５の出力は４７．６ＭＨｚ。

４９．２ＭＨｚ　、５０．８ＭＨｚ　、５２．４ＭＨｚ
のうちの１つが出力され、モジュール５６に加えられる
。モジュール５６ではスイッチ回路４４で選択された出
力と混合された和の周波数が取り出されるので、モジュ
ール５６の出力は４７．０ＭＨｚ　〜５３．０ＭＨｚの
０．１ＭＨｚステップ、１６チヤンネルのうちの１つと
なる。そして、モジュール５６の出力をモジュール５７
に人力して同様の動作を行い、モジュール５７の出力は
４６．８５ＭＨｚ〜５３．１５ＭＨｚの０．１ＭＨｚス
テップ、６４チヤンネルのうちの１つとなる。このよう
に、ＦＨ符号発生器１８の出力Ａ１〜Ａ６によって周波
数の合成番行い６４チヤンネルのいずれか１つが選択さ
れる。

（発明が解決しようとする問題点） 第６図に示す従来例ではＰＬＬを用いており、周波数切
換速度とＶＣＯの安定度を所定の水準以上にさせるため
に、ＰＬＬのループフィルタを狭帯域にしてジッター等
によるノイズを減少させることで安定度を向、Ｅさせる
ことができるが、ロックアツプタイムが長くなり、周波
数切換速度が高速でできない。そこで、周波数切換速度
を満足させると、逆に安定度が低下してしまう。したが
って、この両者のバランスを取って定数を設定すると、
基準発振器の出力周波数が１００にＨｚの場。

合１〜３ｍｓのロックアツプタイムを得るのが限界であ
り、３μｓ以下の周波数切換時間を要求されるスペクト
ル拡散方式の通信に使用できないという問題点があった
。

また、第７図に示す従来例では周波数切換速度がスイッ
チ回路の切換速度で決まり、ダイオード等のスイッチン
グ回路を用いることによって高速度化が可能であるが、
分周器による周波数分周やミキサによる混合の周波数変
換を縁り返すために、出力信号のスプリアスが多く発生
し、スプリアス成分を減少させるためのＢＰＦの規模が
大きくなってしまう。さらに、スイッチ性能やＢＰＦ性
能の制限から取り扱う周波数を高くできず、ＵＨＦ帯の
出力を１）るには周波数避倍や周波数変換が必要となり
、回路規模が非常に大きくなるという問題点があった。

本発明の目的は、従来の周波数シンセサイザにおける問
題点を解決すべくなされたもので、所定の周波数の時に
だけＰＬＬを動作させて周波数切換速度を高速にすると
共に、ＶＣＯを安定に動作させ、全チャンネルにおける
周波数精度の高いＦＨ用シンセサイザを提供することに
ある。

（問題点を解決するための手段） かかる目的を達成するために、本発明に係わるＦｌ（用
シンセサイザは、第１の基準発振器と第１の位相比較器
と第１のループフィルタと第１のスイッチ手段とで構成
される第１のＰＬＬと、第２の基準発振器と第２の位相
比較器と第２のループフィルタと第２のスイッチ手段と
で構成される第２のＰＬＬと、ＦＨ符号を発生するＦＨ
符号発生器と、このＦＨ符号をデジタルデータに変換す
ると共に、前記第１と第２のスイッチ手段を制御する制
御信号を出力するコード変換器と、このコード変換器の
出力するデジタルデータをアナログデータに変換するデ
ジタル・アナログ変換器と、前記第１のＰＬＬの出力と
前記第２０ＰＬＬの出力と前記デジタル・アナログ変換
器のアナログデータとで発振周波数を開制御されるｖＣ
Ｏとを備えて構成されたものである。

（作用） ＦＨ符号をコード変換器に人力し、コード変換器ではＦ
Ｈ符号に対応したデジタルデータを出力するとともに、
所定のＦＨ符号のときに第１と第２のＰＬＬを動作させ
るＳＬ、ＳＨ倍信号制御信号）を出力する。デジタルデ
ータはデジタル・アナログ変換器に入力してアナログデ
ータに変換し、ＶＣＯに入力して発振周波数を制御する
。

ｓｔ、（３号が出力されると第１のＰＬＬの第１のスイ
ッチ手段が閉じて第１のＰＬＬが動作し、第１のＰＬＬ
の出力をｖＣＯに人力してｖＣＯの発振周波数を制御し
、またＳＨ倍信号出力されると第２のＰＬＬの第２のス
イッチ手段が閉じてＺ２のＰＬＬが動作し、第２のＰＬ
Ｌの出力をデジタル・アナログ変換器に入力してデジタ
ル・アナログ変換器の出力を制御することによりｖＣＯ
の発振周波数を制御する。

（実施例の説明） 以下、本発明の実施例を第１図ないし第５図を参照して
説明する。第１図は、本発明のＦＨ用シンサセイザの一
実施例を示すブロック回路図であり、第２図は、第１図
の実施例におけるｖＣＯの発振周波数ｆＯＵＴと入力さ
れるＤＡ変換器の出力Ｖ八とコード変換器のアドレスと
の関係を示す説明図であり、第３図は、′ｆＳｆ図の実
施例における各部所の出力状態を示すタイムチャートで
あり、第４図は、第２のＰＬＬの出力ＶＱにょるＤＡ変
換器の出力の変化範囲を示すグラフであり、第５図は、
１ｌ１７）ＰＬＬ（７）出力ｖＰにょるｖｃｏの出力の
変化範囲を示すグラフである。なお、第１図において、
第６図および第７図と同一ブロック回路には同一符号を
付して重複した説明を省略する。

第１図において、１９はコード変換器、　２ｏはデジタ
ル・アナログ変換器（以後ＤＡ変換器と称す）　、　２
１．２７は基準発振器、　２２．２８は位相比較器、２
３．２９はスイッチ手段としてのアナログスイッチ、２
４．３０はループフィルタ、　２５はＶＣＯ１２６は固
定分周器である。そして、基準発振器２１と位相比較器
２２とアナログスイッチ２３およびループフィルタ２４
で第１のＰＬＬを構成し、基準発振器２７と位相比較器
２８とアナログ・スイッチ２９およびループフィルタ３
ｏで第２のＰＬＬを構成する。ＦＨ符号としての出力Ａ
１〜Ａ７が入力されるコード変換器１９はＲＡＭまたは
ＥＦＲＯＭ等て構成され、初期状態において必要なデー
タを書き込むようになっており、書き込み状態と読み出
し状態（定常状態）では出方Ａ１〜Ａ７に対応したデジ
タルデータＤＩ　−ＤＩ２を出方するとともに、出力Ａ
ｌ〜Ａ７の値が所定の値の時に制御信号としての５Ｌ（
２号とＳＨ信号を出方する。例えば、出力ＡＩ　ＮＡ７
が最低値の時にＳＬ信叶、最高値の時にＳＨ信号を出方
する。コード変換器１９からのデジタルデータとしての
出力ＤＩ　ＮＤ１２は、１２ビツトの分解能を備えたＤ
Ａ変換器２ｏに入力され、デジタルデータがらアナログ
データに変換され、アナログデータとしての出力Ｖ＾に
よりＶＣＯ２５をＦＨ符号に対応した周波数で発振する
ように制御する。ここで、コード変換器１９に入力され
る出力Ａ１〜Ａ７が所定の値となり、ＳＬ倍信号出力さ
れると、ＳＬ倍信号アナログスイッチ２３に入力されて
アナログスイッチ２３を閉じ、第１のＰＬＬを閉ループ
となして動作を始め、ｖｃ０２５の出力を固定分周器２
６を介して位相比較器２２へ入力し、位相比較器２２に
人力される基準発′＆器２１からの基準信号と位相比較
され、位相比較器２２からの誤差信号をアナログスイッ
チ２３を通ってループフィルタ２４に人力し、ループフ
ィルタ２４からＶ　Ｃ０２５に入力して発振周波数ｆ　
０ＬＩＴを第５図に２本の破線で示す範囲で制御する。

この時、■ｃ０２５に入力される第１のＰＬＬの出力ｖ
Ｐはアナログスイッチ２３が開状態になった後もループ
フィルタ２４に保持される。そして、次に第１のＰＬＬ
が動作して新しいデータとなる出力ｖＰが出力されれば
、その新たな出力ｖＰが保持される。

Ｖ　ＣＯ２５の発振周波数ｆ　ＯＵＴは、固定分周器２
６の分周比をＰとし基準発振器２１の基準信号の周波数
をｆＰとすると、 ｆ　０ＵＴ−Ｐ　ｘ　ｆ　Ｐ の関係でロックされ、アナログスイッチ２３は１２７回
に１回の割合で閉じ、その閉じた時の出力ｖＰをループ
フィルタ２４で保持し、アナログスイッチ２３が開にな
ると出力■Ｐは一定電圧で保持され、ＤＡ変換器２０の
出力Ｖ＾によってＶＣＯ２５の発振周波数ｆＯＵＴが制
御される。

次に、コード変換器１９からＳＨ信号が出力されると、
ＳＨ信号がアナログスイッチ２９に人力されてアナログ
スイッチ２９を閉じ、第２のＰＬＬを閉ループとなして
動作を始め、ＶＣＯ２５の出力を固定分周器２６を介し
て位相比較器２Ｂに入力し、位相比較器２８に人力され
る基準発振器２７からの基準信号と位相比較され、位相
比較器２８から出力される誤差（２号をアナログスイッ
チ２９を通ってループフィルタ３０に人力し、このルー
プフィルタ３０の出力ＶＱをＤＡ変換器２０に人力し、
ＤＡ変換器２０では出力ＶＱによってＤＡ変換器２０の
変換感度を制御する。第４図に示すように出力ＶＱによ
ってＤＡ変換器２０の出力ＶＡを制御し、出力ＶＡをＶ
　Ｃ０２５に入力して発振周波数ｆ　ＯＵＴを制御する
。ＶＣＯ２５は出力ＶＱによって間接的に制御されるこ
とになる。

ここで、出力ＶＱを直接ＶＣＯ２５に入力したのでは、
第５図に示す出力ｖＰと同様にほぼ一定の範囲の制御し
かできないが、出力ＶＱをＤＡ変換器２０に人力して変
換感度を制御すると、デジタルデータが大きくなるとよ
り大きく出力■＾を変化させる制御ができる（第４図図
示）。そして、高い周波数におけるＶＣＯ２５を制御す
る場合、高い周波数でＶ　ＣＯ２５の周波数変化が鈍く
なるために、より大きい変化量の出力ＶＡが必要となる
ので、出力ＶＱでＤＡ変換器２０の変換感度を制御する
ことは効果的なことである。Ｖ　ＣＯ２５の発振周波数
ｆ　ＯＵＴは、固定分周器２６の分周比をＰ、基準発振
器２７の基準の周波数をｆＱとすると、ｆＯＵＴ＝Ｐｘ
ｆＱ の関係でロックされ、アナログスイッチ２９は１２７回
に１回の割合で閉じ、その閉じた時の出力ｖｑをループ
フィルタ３０で保持し、アナログスイッチ２９が開の時
には出力ＶＱが一定電圧で保持される。

このようにアナログスイッチ２３をＶ　ＣＯ２５の発振
周波数ｆ　ＯＵＴの低域（例えば最低周波数）で１２７
回に１回の割合で、またアナログスイッチ２９をＶ　Ｃ
Ｏ２５の発振周波数ｆＯＵＴの高域（例えば最高周波数
）で１２７回に１回の割合で閉じることにより、ＶＣＯ
２５の発振周波数ｆＯＵＴの低域と高域との２点でＰＬ
Ｌが動作して基準信号の精度でＶＣＯ２５をロックし、
発振周波数ｆ　ＯＵＴの中域ではＰＬＬが動作しなくて
もＰＬＬの出力ｖＰ。

ＶＱが保持されるので十分に精度の高いものとなる。

以上の動作をシフトレジスタ数３段、ＰＮ符号長７ビツ
トを例にして第２図、第３図を用いて説明する。第２図
はＶＣＯ２５に人力されるＤＡ変換器２０の出力Ｖ八と
発振周波数との関係を表わしたものである。定めら九だ
発振周波数ｆ０１ＪＴが出力されるようにコード変換器
１９に出力コードがアドレス毎に書き込まれており、ま
たＳＬ信号、ＳＨ信号が出力されるタイミングも書き込
まれている。このように設定されたコード変換器１９か
らのデジタルデータをＤＡ変換器２０に入力してＤＡ変
換され、第３図に示すようなアナロデータであるＤＡ変
換器２０ノ出力ＶＡが得られ７　Ｖ　ＣＯ２５４：’入
力される。そして、第３図に示すようなタイミングでＳ
Ｌ信号とＳＨ信号が出力される。すなわち、アドレス１
でＶＣＯ２５の発振周波数ｆＯＵＴが最低となる毎にＳ
Ｌ信号が出力されてアナログスイッチ２３が閉じ、第１
のＰＬＬが動作し、ｖＣ０２５の発振周波数ｆｌが基準
信号の精度でｆｌ＝ＰｘｆＰが成立つように第１のＰＬ
Ｌの出力ｖＰが追従してロックされる。また、アドレス
７でＶ６Ｏ１３の発振周波数ｆ　ＯＵＴが最高となる毎
にＳＨ信号が出力されてアナログスイッチ２９が閉じ、
第２（７）ＰＬＬが動作し、Ｖ　ＣＯ２５ノ発振周波数
ｆ７が基準信号の精度で第７　＝ＰｘｆＱが成立つよう
に第２のＰＬＬの出力ＶＱが追従してロックされる。

次に、電源の立上りから全チャンネルがある許容された
周波数粒度を保つまでの過程を説明すると、Ｖ　ＣＯ２
５の発振周波数ｆ２〜ｆ６の時には第１．２のＰＬＬが
動作しておらず、出力ｖＰ。

ＶＱが初期状態を維続し、ＤＡ変換器２０の出力ＶＡに
制御された状態であり、周囲温度等の影響で必ずしも定
められた周波数になっていない。この状態でまず発振周
波数ｆ１になフたときに、第１のＰＬＬが動作し、出力
ｖｐが追従して発振周波数ｆｌにロックする。この時Ｖ
Ｑはまだ初期状態のままであり１発振周波数ｆ１以外は
まだ定められた周波数になっていない。次に、発振周波
数ｆ７になったときの出力ｖＰは前の状態の電圧を保持
したままで、第２のＰＬＬが動作して出力ＶＱが追従し
て発振周波数ｆ７をロックする。この出力ＶＱの追従に
より出力ＶＡがわずかに変化するために発振周波数ｆ１
への影響があり、微小ながら定められた周波数（許容範
囲内）からずれる。そして、発振周波数ｆｔに再度なっ
たときに第１のＰＬＬの動作によフて発振周波数ｆ＋に
ロックする。このように、発振周波数ｆ】、第７になっ
たときにＰＬＬが動作して出力ＶＰ、ＶＱを追従させ、
この動作を縁り返し行うことによって出力ＶＰ　、ＶＱ
が安定した状態になり、発振周波数ｆｌ、ｆ７が基準信
号の粒度で定められた周波数に安定し、発振周波数ｆｌ
、ｆ７の間にある発振周波数ｆ２〜ｆ６についてもある
許容された周波数粒度に安定する。従ワてＶ　Ｃ０２５
が温度変化や湿度変化等の環境変化や経時変化によって
電圧および周波数特性が変化しても、最小および最大の
両者の周波数がＰＬＬによって基準信号の精度でロック
されるのでその間の発振周波数もある許容された周波数
精度内に引込むことができる。

第１図に示す実施例に定数を入れ、その−例を示す。９
００ＭＨｚ帯、１２７チヤンネル、０．１ＭＨｚステッ
プのＦＨ用シンセサイザで、最低チャンネルの発振周波
数は９ＱＯＭＨｚとすると、最高チャンネルの発振周波
数は９１２．７ＭＨｚとなり、発振周波数９００ＭＨｚ
について第１のＰＬＬを動作させると、固定分周器２６
の分周比Ｐと基準発振器２１の基準信号の周波数ｆｐと
の積が９００ＭＨｚ、かつ第２のＰＬＬを動作させると
分周比Ｐと基準発振器２７の基準信号の周波数ｆＱとの
積が９１２．７ＭＨｚになるようにする。分周比Ｐは２
のべき乗から選定し、基準信号の周波数は位相比較器２
２．２８の動作周波数を考慮して選択すれば、分周比を
１０２４、周波数ｆＰを８７８．９０６２５ＫＨｚ、周
波数ｆＱを８９１．３０８５９ＫＨｚとする。

また、コード変換器１９のＳＩに号の出力についてはＦ
Ｈ符号が０のとき、すなわち、出力Ａｌ〜Ａ７が／／　
０００００００　／ｌのときにハイレベル、それ以外で
はローレベルの信号を出力し、ＳＨ信号の出力について
はＦＨ符号が１２７のとき、すなわち、出力Ａｌ〜Ａ７
が／／　１１１１１１１　／／のときにハイレベル、そ
れ以外ではローレベルの信号を出力１−るように設定す
る。デジタルデータの出力ＤＩ〜Ｄ１２については第１
と第２のＰＬＬを開ループにしておき、出力ＶＰ　、Ｖ
Ｑに初期状態の電圧を与え、ＶＣＯ２５の発振周波数ｆ
ＯＵＴが全チャンネルについて定められた周波数になる
ように出力ＤＩ　ＮＤ１２を設定し、データの書き込み
を行う。例えば、ＦＨ符号が１のときの発振周波数が９
００ＭＨ２、ＦＨ符号が２のときの発振周波数が９００
．１ＭＨｚ−ＦＨ符号が１２７のときの発振周波数が９
１２．７ＭＨｚとなるように出力ＤＩ　ＮＤＩ２を入力
アドレス０〜１２７について、データの書き込みを行い
、初期設定が完Ｙする。その後の動作については上述し
た通りであり、高鯖度の安定した出力が得られる。

（発明の効果） 以上説明したように、本発明のＦＨ用シンセサイザによ
ると、周波数ホッピング、すなわち、周波数切換はＰＬ
Ｌが開ループであるために周波数切換時間はコード変換
器とＤＡ変換器の動作時間で決定され、コード変換器と
してのＲＡＭ。

ＥＰＲＯＭのアクセスタイムは１５０〜２５０ｎｓ程度
であり、ＤＡ変換器のセットリングタイムは１２ビツト
の分解能のもので５Ｏｎｓのハイブリッド型から４００
ｎｓ程度のモノリシック型等各種制品化されており、合
計動作時間として１μｓを十分に下回り、高速動作が可
能となる。また、コード変換器の初期設定後にｖＣＯの
環境変化や経時変化等により発振周波数が変化しても発
振周波数の低域と高域の２点で動作するＰＬＬを備えて
基準信号の精度でロックするために、全チャンネルにわ
たっである許容された周波数粒度を十分に保つことがで
きる。そして、ＰＬＬの動作はアナログスイッチが閉じ
る間だけなので基準周波数やループフィルタの設計に自
由度があり、ｖＣＯのノイズやジッター等を減少できる
。さらに、周波数の合成を行わないので、スプリアスの
発生もなく、加算ないし除算のためのモジュールの多段
接続および多数の基準周波数発生器を必要としないので
回路規模が非常に小さくなるというきわめて優れた効果
を奏する。

【図面の簡単な説明】

第１図は、本発明のＦＨ用シンサセイザの一実施例を示
すブロック回路図であり、第２図は、第１図の実屍例に
おけるＶＣＯの発振周波数ｆ　ＯＵＴと入力されるＤＡ
変換器の出力ＶＡとコード変換器のアト°レスとの関係
を示す説明図であり、第３図は、第１図の実施例におけ
る各部所の出力状態を示すタイムチャートであり、第４
図は、第２のＰＬＬの出力ＶＱによるＤＡ変換器の出力
の変化範囲を示すグラフであり、第５図は、第１のＰＬ
Ｌの出力ｖｅによるｖＣｏの出力の変化範囲を示すグラ
フであり、第６図は一１ＰＬＬを使用した間接合成法に
よる従来の周波数シンセサイザを示すブロック回路図で
あり、第７図は、直１妾合成法用いた従来の周波数シン
セサイザを示すブロック回路図である。 １〜７：シフトレジスタ、 ８．１１〜１７：加算器。 ９：Ｍ系列符号発生器、 ｌＯ：選局コード発生器、１８：ＦＨ符号発生器、１９
：コード変換器、　　２０：ＤＡ変換器、２１．２７：
基準発振器、　２２．２８：位相比較器、２３．２９：
アナログスイッチ、 ２４、３０：ループフィルタ、 ２５：ＶＣＯ１２６：固定分周器。 第２図 第３図 第４図 ＬＩＶ ｖＡ　　　　　□

Claims (1)

【特許請求の範囲】
1. 第１の基準発振器と第１の位相比較器と第１のループフ
   ィルタと第１のスイッチ手段とで構成される第１のフェ
   ーズ・ロック・ループと、第２の基準発振器と第２の位
   相比較器と第２のループフィルタと第２のスイッチ手段
   とで構成される第２のフェーズ・ロック・ループと、周
   波数ホッピング符号を発生する周波数ホッピング符号発
   生器と、この周波数ホッピング符号をデジタルデータに
   変換すると共に、前記第１と第２のスイッチ手段を制御
   する制御信号を出力するコード変換器と、このコード変
   換器の出力するデジタルデータをアナログデータに変換
   するデジタル・アナログ変換器と、前記第１のフェーズ
   ・ロック・ループの出力と前記第２のフェーズ・ロック
   ・ループの出力と前記デジタル・アナログ変換器のアナ
   ログデータとで発振周波数が制御される電圧制御発振器
   と、を備えたことを特徴とする周波数ホッピング用シン
   セサイザ。