JPS62131615A - 差動増幅回路 - Google Patents
差動増幅回路Info
- Publication number
- JPS62131615A JPS62131615A JP27178785A JP27178785A JPS62131615A JP S62131615 A JPS62131615 A JP S62131615A JP 27178785 A JP27178785 A JP 27178785A JP 27178785 A JP27178785 A JP 27178785A JP S62131615 A JPS62131615 A JP S62131615A
- Authority
- JP
- Japan
- Prior art keywords
- differential amplifier
- circuit
- output
- power supply
- transistor
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は半導体集積回路に適した増幅回路に関し特にバ
イポーラ型トランジスタからなる差動増幅回路に関する
ものである。
イポーラ型トランジスタからなる差動増幅回路に関する
ものである。
従来の差動増幅回路では、出力波形を回路上の最高電位
あるいは、最低電位まで振幅させようとすると出力波形
が途中でクリップもしくは負荷に対して充分にドライブ
でき力いという問題点を有している。
あるいは、最低電位まで振幅させようとすると出力波形
が途中でクリップもしくは負荷に対して充分にドライブ
でき力いという問題点を有している。
第２図は、かかる従来の差動増幅回路で、ＮＰＮ型トラ
ンジスタＱｌｌ 、 Ｑ１４ 、 ＰＮＰ型トランジス
タＱ１ｓ ｒ Ｑ１４は差動増幅部を形成している。Ｎ
ＰＮ型トランジスタＱ１ｇ ＋ Ｑ１７ ＋ Ｑｔｓは
定電流源部、ＮＰＮ型トランジスタＱ１５は出力部を形
成している。なお１２．１３は入力端子、１４はバイア
ス端子、１１はＶＣＣ電源端子、１５はＶＥＥ電源端子
、Ｒ１１〜Ｒ工４＋Ｒ１６は抵抗、Ｒ１５は負荷抵抗で
ある。この回路では、出力回路の入力に導く差動増幅器
の出力は、トランジスタＱｌｓ ＋ Ｑ１４で構成され
る一つの差動増幅器の反転出力を用いているため出力回
路の入力電圧は、回路上最高電位まで供給出来るが、定
電流設定電圧付近までしか振幅させることはできない。
ンジスタＱｌｌ 、 Ｑ１４ 、 ＰＮＰ型トランジス
タＱ１ｓ ｒ Ｑ１４は差動増幅部を形成している。Ｎ
ＰＮ型トランジスタＱ１ｇ ＋ Ｑ１７ ＋ Ｑｔｓは
定電流源部、ＮＰＮ型トランジスタＱ１５は出力部を形
成している。なお１２．１３は入力端子、１４はバイア
ス端子、１１はＶＣＣ電源端子、１５はＶＥＥ電源端子
、Ｒ１１〜Ｒ工４＋Ｒ１６は抵抗、Ｒ１５は負荷抵抗で
ある。この回路では、出力回路の入力に導く差動増幅器
の出力は、トランジスタＱｌｓ ＋ Ｑ１４で構成され
る一つの差動増幅器の反転出力を用いているため出力回
路の入力電圧は、回路上最高電位まで供給出来るが、定
電流設定電圧付近までしか振幅させることはできない。
またＮＰＮ型トランジスタＱ１６は定電流で動作してい
るので負荷Ｒ１５が重くなると、入力波形に比例せずク
リップしてしまう。
るので負荷Ｒ１５が重くなると、入力波形に比例せずク
リップしてしまう。
本発明の目的は、出力振幅の大きな差動増幅回路を得る
ことにある。
ことにある。
本発明の差動増幅回路は、入力信号を回路上の最高電位
まで充分に振幅できる差動回路と、最低電位まで充分に
振幅できる差動回路とで増幅し、これら差動回路の出力
でシングルエンディッドプッシュブル出力回路を駆動す
ることによシ、出力波形をクリップさせることなく振幅
の大きな出力を得ることができる差動増幅回路を構成す
る。
まで充分に振幅できる差動回路と、最低電位まで充分に
振幅できる差動回路とで増幅し、これら差動回路の出力
でシングルエンディッドプッシュブル出力回路を駆動す
ることによシ、出力波形をクリップさせることなく振幅
の大きな出力を得ることができる差動増幅回路を構成す
る。
第１図は、本発明の一実施例の差動増幅回路の回路図で
ある。トランジスタＱｓ 、 Ｑａ 、 Ｑｓ よ多
構成される差動増幅器は、回路上の最高電位を出力振幅
する差動増幅器であり、トランジスタＱａ。
ある。トランジスタＱｓ 、 Ｑａ 、 Ｑｓ よ多
構成される差動増幅器は、回路上の最高電位を出力振幅
する差動増幅器であり、トランジスタＱａ。
Ｑ７ 、 Ｑｓよ多構成される差動増幅器は、回路上の
最低電位を出力振幅する差動増幅器である。トランジス
タＱ９は回路上の最高電位からトランジスタＱ９のエミ
ッタ、ベース間電圧ＶＢＥを引いた電圧まで出力する出
力回路を構成しトランジスタＱ１ｏは回路上の最低電位
からトランジスタＱｔｏのエミッタ、ベース間電圧ＶＢ
Ｅを引いた電圧まで出力する出力回路を構成している。
最低電位を出力振幅する差動増幅器である。トランジス
タＱ９は回路上の最高電位からトランジスタＱ９のエミ
ッタ、ベース間電圧ＶＢＥを引いた電圧まで出力する出
力回路を構成しトランジスタＱ１ｏは回路上の最低電位
からトランジスタＱｔｏのエミッタ、ベース間電圧ＶＢ
Ｅを引いた電圧まで出力する出力回路を構成している。
以上説明したように本発明の差動増幅回路は、回路上の
最高電位を出力振幅とする差動増幅器と、回路上の最低
電位を出力振幅とする差動増幅器とに分けることによシ
、重い負荷に対しても回路上の最高電位からトランジス
タＱ９のエミッタ、ベース間電圧ＶＢＥを引いた電圧あ
るいは最低電位からトランジスタＱＩＯのエミッタ、ベ
ース間電圧Ｖｎｇを引いた電圧まで出力波形をクリップ
もしくは歪を発生させることなく振幅させ、電源利用率
の高い差動増幅器が形成されるといり効果を有している
。
最高電位を出力振幅とする差動増幅器と、回路上の最低
電位を出力振幅とする差動増幅器とに分けることによシ
、重い負荷に対しても回路上の最高電位からトランジス
タＱ９のエミッタ、ベース間電圧ＶＢＥを引いた電圧あ
るいは最低電位からトランジスタＱＩＯのエミッタ、ベ
ース間電圧Ｖｎｇを引いた電圧まで出力波形をクリップ
もしくは歪を発生させることなく振幅させ、電源利用率
の高い差動増幅器が形成されるといり効果を有している
。
第１図は本発明の差動増幅回路の一実施例の回路図であ
る。 １．２・・・・・・入力端子、３・・・・・・出力端子
、４・・・・・・ＶＣＣ電源端子、５・・・・・・Ｖ］
ｌ電源端子、ＱＩＴ Ｑｘ ＋ Ｑｓ ｒＱｓ、Ｑ７
、Ｑｅ・・・・・・ＮＰＮ）ランジスタ、Ｑｓ 、 Ｑ
４ 。 Ｑ ｓ ｒ Ｑ ｔｏ −−ＰＮＰ ）ランジスタ、
几ｉ、ａ２゜Ｒ３，Ｒ４・・・・・・負荷抵抗％ １
１＋工２＋工：ｌ・・・・・・定電流源。 第２図は従来例の差動増幅器としての回路図である。 １２．１３・・・・・・入力端子、１４・・・・・・定
電圧電源５一 端子、１１・・・・・・ＶＣＣ電源端子、１５・・・・
・・ＶＥＥ電源端子、１６・・・・・・出力端子ｓ Ｑ
ｌｌ ＋ Ｑ １２１ Ｑｔｓ〜１８・・・・・・ＮＰ
Ｎ）ランジスタ、Ｑ１３ ＋ Ｑ１４・・・・・・ＰＮ
Ｐ ）ランジスタ、Ｒ１１〜Ｒ１４・・・・・・負荷抵
抗、 Ｒ１６〜Ｒ１８・・・・・・定電流回路用抵抗、
Ｒ１５・・・・・・外部負荷抵抗。
る。 １．２・・・・・・入力端子、３・・・・・・出力端子
、４・・・・・・ＶＣＣ電源端子、５・・・・・・Ｖ］
ｌ電源端子、ＱＩＴ Ｑｘ ＋ Ｑｓ ｒＱｓ、Ｑ７
、Ｑｅ・・・・・・ＮＰＮ）ランジスタ、Ｑｓ 、 Ｑ
４ 。 Ｑ ｓ ｒ Ｑ ｔｏ −−ＰＮＰ ）ランジスタ、
几ｉ、ａ２゜Ｒ３，Ｒ４・・・・・・負荷抵抗％ １
１＋工２＋工：ｌ・・・・・・定電流源。 第２図は従来例の差動増幅器としての回路図である。 １２．１３・・・・・・入力端子、１４・・・・・・定
電圧電源５一 端子、１１・・・・・・ＶＣＣ電源端子、１５・・・・
・・ＶＥＥ電源端子、１６・・・・・・出力端子ｓ Ｑ
ｌｌ ＋ Ｑ １２１ Ｑｔｓ〜１８・・・・・・ＮＰ
Ｎ）ランジスタ、Ｑ１３ ＋ Ｑ１４・・・・・・ＰＮ
Ｐ ）ランジスタ、Ｒ１１〜Ｒ１４・・・・・・負荷抵
抗、 Ｒ１６〜Ｒ１８・・・・・・定電流回路用抵抗、
Ｒ１５・・・・・・外部負荷抵抗。
Claims (1)
- 高電圧電源ラインと、低電圧電源ラインと、入力信号を
増幅し第１の負荷が前記高電圧電源ラインに接続された
第１の差動増幅器と、前記入力信号を増幅し第２の負荷
が前記低電圧電源ラインに接続された第２の差動増幅器
と、前記第１の差動増幅器の負荷として前記第２の差動
増幅器の逆相出力による能動負荷を有し、前記第２の差
動増幅器の負荷として前記第１の差動増幅器の逆相出力
による能動負荷を有し、前記第１の差動増幅器の能動負
荷に得られる出力をベースに受ける第１の導電型のトラ
ンジスタと、前記第２の差動増幅器の能動負荷に得られ
る出力を第２の導電型のトランジスタのベースに受け、
前記第１の導電型のトランジスタと前記高電圧電源ライ
ンと前記低電圧電源ラインとの間に直列に接続された前
記第２の導電型のトランジスタとを含むことを特徴とす
る差動増幅回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27178785A JPS62131615A (ja) | 1985-12-02 | 1985-12-02 | 差動増幅回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP27178785A JPS62131615A (ja) | 1985-12-02 | 1985-12-02 | 差動増幅回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62131615A true JPS62131615A (ja) | 1987-06-13 |
Family
ID=17504841
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP27178785A Pending JPS62131615A (ja) | 1985-12-02 | 1985-12-02 | 差動増幅回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62131615A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403637B1 (ko) * | 2002-01-26 | 2003-10-30 | 삼성전자주식회사 | 출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로 |
-
1985
- 1985-12-02 JP JP27178785A patent/JPS62131615A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100403637B1 (ko) * | 2002-01-26 | 2003-10-30 | 삼성전자주식회사 | 출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로 |
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