JPS6119543Y2 - - Google Patents

Description

【考案の詳細な説明】 本考案はＢ級動作の場合とほぼ同じ電力効率で
動作し、かつスイツチング歪の発生しない電力増
幅回路に関する。

従来、オーデイオ用の電力増幅回路にはシング
ルエンデツドプツシユプル（以下SEPPと略記す
る。）回路が多用され、特に電力効率の良好なた
めに所定のアイドリング電流を流す様にはするが
Ｂ級動作をするようにバイアスしたＢ級SEPP電
力増幅回路が採用されている。

しかるにＢ級SEPP電力増幅回路は正の半サイ
クルの入力信号の入力期間と負の半サイクルの入
力信号の入力期間とでは、アイドリング電流を無
視すれば、それぞれ負荷に電力を供給するトラン
ジスタは異なり、入力信号の正負の半サイクルの
期間の切替りに応じてトランジスタのスイツチン
グが行われ、トランジスタのキヤリヤ蓄積効果な
どに寄因してスイツチング歪が発生する欠点があ
つた。

本考案は上記にかんがみなされたもので、上記
の欠点を解消してＢ級増幅動作の場合とほぼ同じ
電力効率で動作し、入力信号の正、負の半サイク
ルの期間の切替りに応じてトランジスタをスイツ
チングさせないようにするとともに、低インピー
ダンス負荷に対しても大出力電力時まで総てのト
ランジスタをオン状態に維持してスイツチング歪
の発生しない電力増幅回路を提供することを目的
とするものであつて、以下本考案を実施例により
説明する。

第１図は本考案の一実施例の回路図である。

本考案の一実施例の電力増幅回路は、トランジ
スタ１のエミツタとトランジスタ２のコレクタと
の間にダイオード１２と抵抗６と抵抗５との直列
回路を接続して、トランジスタ１とトランジスタ
２とをインバーテツドダーリントン接続し、ダイ
オード１２と抵抗６との共通接続点を抵抗７を通
して負荷８に接続し、同様にトランジスタ３のエ
ミツタとトランジスタ４のコレクタとの間にダイ
オード１５と抵抗１０と抵抗１１との直列回路を
接続して、トランジスタ３とトランジスタ４とを
インバーテツドダーリントン接続し、ダイオード
１５と抵抗１０との共通接続点を抵抗９を通して
負荷８に接続し、トランジスタ１と３とのベース
間に一定電圧のバイアス電圧を印加してSEPP電
力増幅回路を構成する。このSEPP電力増幅回路
にさらにトランジスタ１のエミツタとトランジス
タ２のコレクタとの間におよびトランジスタ１の
エミツタと、抵抗１０と１１との共通接続点との
間にそれぞれ抵抗１３および１４を各別に接続
し、かつトランジスタ３のエミツタとトランジス
タ４のコレクタとの間におよびトランジスタ３の
エミツタと、抵抗５と６との共通接続点との間に
それぞれ抵抗１６および１７を各別に接続する。

なお＋Ｂおよび−Ｂはそれぞれ正および負の電
源端子であり、１８はバイアス回路である。バイ
アス回路１８はトランジスタ１と３のベース間に
一定電圧のバイアスを与える。

そこで上記の本考案の一実施例の電力増幅回路
において、無入力信号時にバイアス回路１８は抵
抗１３，１４，１６および１７に流れる電流によ
つてトランジスタ１から４がオンできる様に、か
つアイドリング電流を無視すればＢ級増幅動作を
するようにバイアス電圧を設定する。従つて無入
力信号時においてはトランジスタ１，２，３およ
び４はオン状態で、抵抗７および９に流れる電流
はトランジスタ１および３のベース・エミツタ間
の電圧Ｖ_BEとダイオード１２および１５のオン電
圧との和をトランジスタ１と３との間のバイアス
電圧から差引いた電圧にて定まる。

つぎに正の半サイクルの入力信号が印加されて
いるときは、入力信号はトランジスタ１および２
により増幅されて、トランジスタ１のエミツタ電
流およびトランジスタ２のコレクタ電流は抵抗７
を通して負荷８に流れ込み、負荷８に電力を供給
する。そこで抵抗７の電圧降下がアイドリング電
流による値から増加し、ダイオード１５はそのオ
ン電圧を維持することができなくなり、ダイオー
ド１５はオフ状態となる。しかし抵抗６と７との
共通接続点の電位に対して抵抗５と６との共通接
続点の電位は＋側に、トランジスタ４のコレクタ
の電位は−側に変化し、抵抗１６および抵抗１７
に流れる電流によりトランジスタ３のエミツタ電
位は上昇し、トランジスタ３はオン状態に維持さ
れ、トランジスタ４もオン状態に維持される。

いまダイオード１５がオフ状態となると抵抗
６，７，９，１０，１１，１６および１７は第２
図に示す如くブリツジ回路が構成される。抵抗
９，１０および１１に流れる電流は微少なために
抵抗９，１０および１１を無視すれば前記のブリ
ツジ回路は抵抗６，７，１６および１７からなる
ブリツジ回路となり、抵抗６，７，１６および１
７の抵抗値をR₆，R₇，R₁₆およびR₁₇とすれば、
抵抗６，７，１６および１７の抵抗値の間に
R₆・R₁₆＝R₇・R₁₇の関係が成立するように設定
したとき、上記のブリツジ回路は平衡し、抵抗６
と７に流れる電流が如何に増大しても抵抗６と７
との共通接続点とトランジスタ３のエミツタとの
間の電圧は無入力信号時における抵抗６と７との
共通接続点とトランジスタ３のエミツタとの間の
電圧と同一で変化は無くなる。従つてトランジス
タ３は無入力信号時のトランジスタ３のエミツタ
電流と同一のエミツタ電流を流した状態のオン状
態となる。

また、抵抗６，７，１６および１７の抵抗値の
間にR₆・R₁₆＝R₇・R₁₇の関係が成立しないとき
においても前記の如くトランジスタ３はオン状態
が維持されるが、この場合のトランジスタ３のエ
ミツタ電流は無入力信号時のトランジスタ３のエ
ミツタ電流とは異なつたエミツタ電流の値でオン
状態となる。

また負の半サイクルの入力信号が印加されてい
るときの動作も上記の場合と同様であり、トラン
ジスタ１および２はオン状態に維持される。その
詳細な説明は上記の場合と同様のために省略する
が、この場合、入力信号はトランジスタ３および
４により増幅され、負荷８はトランジスタ３およ
び４から電力が供給される。また抵抗９，１０，
１３および１４（抵抗５，６および７は流れる電
流が微少なために省略する。）でブリツジ回路が
構成され、その平衡条件は抵抗９，１０，１３お
よび１４の抵抗値をR₉，R₁₀，R₁₃およびR₁₄とす
れば、R₉・R₁₄＝R₁₀・R₁₃である。

つぎに無入力信号時には抵抗５，６，７，９，
１０，１３および１４からなるブリツジ回路およ
び抵抗６，７，９，１０，１１，１６および１７
からなるブリツジ回路において、抵抗５および１
１の抵抗値R₅，R₁₁とすれば、 R₁₄・（R₅＋R₆）＝R₁₃・（R₇＋R₉＋R₁₀）、 R₁₇・（R₁₀＋R₁₁）＝R₁₆・（R₆＋R₇＋R₉） の関係が成立するように各抵抗値を設定したと
き、抵抗１３，１４，１６および１７によるバイ
アス電流はトランジスタ２および４のアイドリン
グ電流に影響されることは無くなり、バイアスの
安定性が向上する。

以上説明した如く本考案によれば入力信号の極
性にかかわらず、また負荷インピーダンスの大
小、出力電力の大小にかかわらず総てのトランジ
スタはスイツチングすることはなく常にオン状態
でスイツチング歪が発生することはない。

また各トランジスタのアイドリング電流を無視
すれば入力信号の極性により増幅作用を行い、負
荷に電力を供給するトランジスタは入れ替り、そ
の電力効率もＢ級増幅動作の場合とほぼ同一であ
る。

またさらにバイアスの安定性が良い効果もあ
る。

【図面の簡単な説明】

第１図は本考案の一実施例の回路図。第２図は
本考案の一実施例の作用の説明に供する図。 １，２，３および４……トランジスタ、８……
負荷、１２および１５……ダイオード、１８……
バイアス回路。

Claims (1)

【実用新案登録請求の範囲】
1. 第１のトランジスタのエミツタと第２のトラン
   ジスタのコレクタとの間に第１のダイオード、第
   １の抵抗および第２の抵抗を直列接続した回路を
   接続して第１のトランジスタと第２のトランジス
   タとをインバーテツドダーリントン接続し、第１
   のダイオードと第１の抵抗との共通接続点を第３
   の抵抗を通して負荷に接続し、第３のトランジス
   タのエミツタと第４のトランジスタのコレクタと
   の間に第２のダイオード、第４の抵抗および第５
   の抵抗を直列接続した回路を接続して第３のトラ
   ンジスタと第４のトランジスタとをインバーテツ
   ドダーリントン接続し、第２のダイオードと第４
   の抵抗との共通接続点を第６の抵抗を通して負荷
   に接続し、第１のおよび第３のトランジスタのベ
   ース間に一定電圧のバイアス電圧を印加してシン
   グルエンデツドプツシユプル電力増幅回路を構成
   し、さらに第１のトランジスタのエミツタと第２
   のトランジスタのコレクタとの間に第７の抵抗
   を、第４の抵抗と第５の抵抗との共通接続点と、
   第１のトランジスタのエミツタとの間に第８の抵
   抗を接続し、第３のトランジスタのエミツタと第
   ４のトランジスタのコレクタとの間に第９の抵抗
   を、第１の抵抗と第２の抵抗との共通接続点と、
   第３のトランジスタのエミツタとの間に第10の抵
   抗を接続してなることを特徴とする電力増幅回
   路。