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KR100403637B1 - 출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로 - Google Patents

출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로 Download PDF

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KR100403637B1
KR100403637B1 KR10-2002-0004647A KR20020004647A KR100403637B1 KR 100403637 B1 KR100403637 B1 KR 100403637B1 KR 20020004647 A KR20020004647 A KR 20020004647A KR 100403637 B1 KR100403637 B1 KR 100403637B1
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Abstract

출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로가 개시된다. 본 발명의 파워 앰프 클리핑 회로는 입력 전압 레벨 분할부, 제 1, 내지 제 6 바이어스 트랜지스터들, 제 1 및 제 2 정 전류원, 제 1 차동 증폭부, 제 2 차동 증폭부, 제 1 출력 전압 제어부 및 제 2 출력 전압 제어부를 구비하는 것을 특징으로 한다.
입력 전압 레벨 분할부는 입력 전압의 레벨이 속하는 구간을 구분하는 제 1 및 제 2 분할 전압을 발생한다. 제 1 차동 증폭부는 상기 제 1 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압과 소정의 제 1 클리핑 전압 사이에 있으면 제 1 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압을 초과하면 제 2 출력 신호를 발생한다. 제 2 차동 증폭부는 상기 제 2 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 소정의 제 2 클리핑 전압과 상기 제 2 분할 전압 사이에 있으면 제 3 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 2 분할 전압을 초과하면 제 4 출력 신호를 발생한다. 제 1 출력 전압 제어부는 상기 음의 내부 전원 전압과 상기 입력 전압에 직렬로 연결되는 입력 저항이 파워 앰프로 연결되는 출력 노드 사이에 연결되며 상기 제 1 및 제 2 출력 신호에 응답하여 상기 입력 전압의 레벨을 낮추어 상기 파워 앰프로 인가한다. 제 2 출력 전압 제어부는 상기 양의 내부 전원 전압과 상기 출력 노드 사이에 연결되며 상기 제 3 및 제 4 출력 신호에 응답하여 상기 입력 전압의 레벨을 높여서 상기 파워 앰프로 인가한다.
본 발명에 따른 파워 앰프 클리핑 회로는 과도한 입력 전압의 인가로 인하여 출력 파형이 클리핑 될 때, 출력 파형의 급격한 변화를 억제하고, 과도한 입력 전압의 인가 이후 바로 나타나는 출력 파형도 원래 파형과 일치되는 장점이 있다.

Description

출력 일그러짐을 최소화하는 파워 앰프 클리핑 회로{Power amplifier clipping circuit for minimizing output distortion}
본 발명은 파워 앰프(Power amplifier-고출력 증폭기) 회로에 관한 것으로서, 특히 출력 파형이 클리핑(clipping)될 때 급격한 신호 변화를 억제하고 클리핑 이후에도 본래의 파형과 일치하는 출력 파형을 발생하는 파워 앰프 클리핑 회로에 관한 것이다.
일반적으로 파워 앰프는 다수개의 트랜지스터나 집적회로 소자 등을 구비하여 오디오 기기로부터 출력되는 음성 신호를 출력이 좋고 보다 양호한 음질로 발현시키는 장치이다.
파워 앰프 회로로 과도한 입력이 인가되거나 전원 회로의 전류 능력이 모자라면 파워 앰프 회로로부터 출력되는 출력 파형이 일그러지게 된다 이를 클리핑(clipping)이라고 한다.
파워 앰프 회로는 출력 신호를 다시 피드백하여 파워 앰프 회로로 입력하는 피드백 루프를 구비한다. 그런데 과도한 입력이 파워 앰프 회로로 인가되거나 전원 회로의 전류 능력이 모자라서 파워 앰프 회로로부터 출력되는 출력 파형이 일그러지게 되는 현상은 어쩔 수 없는 것이나 출력 파형이 일그러지는 구간 동안은 파워 앰프 회로의 피드백 루프가 동작되지 못하게 된다.
도 1은 종래의 파워 앰프 클리핑 회로의 출력 파형을 나타내는 파형도이다.
도 1을 참조하면, 점선 부분은 출력 파형이 일그러지지 아니한 경우의 본래의 출력 파형을 나타내며, 실선 부분은 출력 파형이 클리핑 되는 것을 나타낸다. 과도한 입력이 인가되는 경우 파워 앰프의 출력 범위(dynamic range)를 벗어나는 부분은 클리핑 되는 것을 알 수 있다. 특히 스피커는 인덕턴스(inductance)성분을 가지는 부하로 볼 수 있으므로 출력 파형이 일그러지는 구간 동안은 도 1의 원 안의 그림처럼 고주파의 잡음까지 발생되어 상당히 귀에 거슬리는 잡음을 동반하게 되며 특히 고급 앰프일 경우 심각하게 고려해야할 문제가 된다.
도 2는 출력 일그러짐을 방지하기 위한 종래의 파워 앰프 클리핑 회로를 나타내는 회로도이다.
도 2를 참조하면, 종래의 파워 앰프 클리핑 회로(200)는 양의 외부 전원 전압(+VCC)과 접지 전압(GND)사이 및 접지 전압(GND)과 음의 외부 전원 전압(-VCC)사이에 직렬로 연결되는 저항들(R1, R2), 저항들(R1, R2)에 의하여 분할된 일정한 제 1 전압(VP1)과 입력 전압(VI)을 수신하여 비교하고 출력하는 제 1 비교기(I1), 저항들(R1, R2)에 의하여 분할된 일정한 제 2 전압(VP2)과 입력 전압(V1)을 수신하여 비교하고 출력하는 제 2 비교기(I2), 제 1 비교기(I1)의 출력을 수신하는 제 1 다이오드(D1), 제 2 비교기(I2)의 출력을 수신하는 제 2 다이오드(D2), 제 1 다이오드(D1) 및 제 2 다이오드(D2)의 출력에 의해 충전되는 커패시터(C1), 커패시터(C1)에 충전된 전압에 의하여 저항의 역할을 하는 트랜지스터(J1), 저항들(R0, R3, R4), 앰프(210) 및 외부의 스피커의 저항 성분을 나타내는 인덕터(L)를 구비한다.
도 3은 도 2의 파워 앰프 클리핑 회로의 출력 파형을 나타낸 파형도이다.
파워 앰프 클리핑 회로(200)는 도 1의 출력 파형에 나타난 고주파 잡음을 개선하기 위한 것이다. 도 2의 파워 앰프 클리핑 회로(200)를 사용하여도 고주파 잡음은 제거되나 파워 앰프 클리핑 회로(200)에 커패시터(C1)를 추가하여야 하며 또한 또 다른 일그러짐이 추가되는 문제가 있다.
종래의 파워 앰프 클리핑 회로(200)의 동작을 설명하면, 앰프(210)의 이득(gain)을 AV 라고 하고, (R1+R2)/R2=AV 가 되도록 저항들(R1, R2)의 값을 설정하면 제 1 전압(VP1)과 제 2 전압(VP2)은 각각 앰프(210)의 출력(VO)이 클리핑 되는 입력 전압(VI)의 레벨과 같게된다. (이 경우 앰프(210)의 출력 범위(DYNAMICRANGE)는 양의 외부 전원 전압(+VCC) 및 음의 외부 전원 전압(-VCC)과 같다고 가정한다. 실제로는 앰프(210) 내부의 소자들로 인하여 양의 외부 전원 전압(+VCC) 및 음의 외부 전원 전압(-VCC)보다 작은 값이 되지만 이러한 편차는 저항들(R1, R2)의 값에 의하여 보상될 수 있으므로 설명의 편의를 위하여 위와 같이 가정한다)
입력 전압(VI)이 제1 전압(VP1)보다 작고 제 2 전압(VP2)보다 클 경우, 즉, 정상적인 동작구간에서는 제 1 비교기(I1)와 제 2 비교기(I2)의 출력은 음의 값을 가지며, 따라서 제 1 비교기(I1) 및 제 2 비교기(I2)의 출력은 제 1 다이오드(D1) 및 제 2 다이오드(D2)에 의하여 블락킹(blocking)되고 커패시터(C1)에 전하가 충전되지 않는다. 따라서 커패시터(C1)의 전위는 0V 가 되고 트랜지스터(J1)는 턴 오프 되며 입력 전압(VI)에 직렬로 연결된 저항(R0)에 전류가 흐르지 않으므로 입력 전압(VI)에 전압 강하가 발생되지 않고 입력 전압(VI) 모두가 앰프로 인가되어 정상동작을 하게 된다.
그러나 입력 전압(VI)이 제 1 전압(VP1)보다 클 경우, 즉 과전압이 파워 앰프 클리핑 회로(200)로 인가될 경우, 제 2 비교기(I2)의 출력은 여전히 음의 값을 가지나 제 1 비교기(I1)의 출력은 양의 값 가지며 제 1 다이오드(D1)는 턴 온 되어 커패시터(C1)에 전하가 충전된다. 따라서 트랜지스터(J1)가 턴 온 되며, 입력 전압(VI)은 저항(R0) 및 트랜지스터(J1)의 턴 온 저항에 의해 분할된 값으로, 원래 입력 전압(VI)보다 작은 값이 되어 앰프(210)로 인가된다. 여기서 트랜지스터(J1)는 접합형 전계 효과 트랜지스터(JFET : Junction Field Effect Ttansistor)이다. 앰프(210)의 입장에서는 피드백 루프(미도시)의 동작이 계속 유지되므로 도 3에 나타난 것과 같이 고주파 잡음의 발생을 억제시키면서(도 1의 원으로 표시한 부분과 도 3의 원으로 표시한 부분을 참조하면 고주파 잡음의 발생이 억제되는 것을 알 수 있다.) 출력 파형이 클리핑 된다.
입력 전압(VI)이 제 2 전압(VP2)보다 작을 경우도 입력 전압(VI)이 제 1 전압(VP1)보다 클 경우의 동작과 유사하므로 여기서는 생략하기로 한다.
그런데 도 2의 파워 앰프 클리핑 회로(200)와 같은 회로 구성을 가질 경우, 회로에 커패시터(C1)를 추가하여야 할 뿐 아니라, 도 3에 나타난 것과 같이 제 1 전압(VP1)보다 큰 입력 전압(VI)이 파워 앰프 클리핑 회로(200)로 인가되어 커패시터(C1)가 충전되면 저항(R4) 에 의하여 전하가 커패시터(C1)로부터 완전히 방전될 때까지 트랜지스터(J1)가 턴 온 되어 입력 전압(VI)이 분할되므로 과도한 입력 전압(VI)이 인가된 후 다시 정상적인 입력 전압(VI)이 인가되어도 앰프(210)의 출력 파형(VO)이 일정 시간 동안(즉, 커패시터(C1)의 전하가 완전히 방전되는 동안) 정상적인 출력 파형(VO)(도 3에서는 점선으로 표시되어 있다.)보다 작게 출력되어 원래 소리와 다르게 되는 문제가 있다.
또한 도 2의 파워 앰프 클리핑 회로(200)와 회로 구성은 다르지만 클리핑 검출기(clipping detector) 및 전압 제어 감쇠기(voltage controlled attenuator)를 구비하여 출력 파형의 일그러짐을 방지하려는 유럽 특허 출원(출원 번호 88108772.0)도 커패시터를 구비하므로 도 2의 파워 앰프 클리핑 회로(200)와 동일한 문제점을 가진다.
따라서 본 발명은 커패시터의 추가 없이, 과도한 입력 전압의 인가로 인하여 출력 파형이 클리핑 될 때, 출력 파형의 급격한 변화를 억제하고 부드럽게 클리핑 되도록 할 뿐 아니라, 과도한 입력 전압의 인가 이후 바로 나타나는 출력 파형도 원래 파형과 일치하도록 하는 파워 앰프 클리핑 회로를 구성한 것이다. 즉, 출력 파형의 최소 일그러짐과 최소 고주파 잡음을 가지는 파워 앰프 클리핑 회로를 구성한 것이다.
본 발명이 이루고자하는 기술적 과제는, 커패시터의 추가 없이, 과도한 입력 전압의 인가로 인하여 출력 파형이 클리핑 될 때, 출력 파형의 급격한 변화를 억제하고, 과도한 입력 전압의 인가 이후 바로 나타나는 출력 파형도 원래 파형과 일치하도록 하는 파워 앰프 클리핑 회로를 제공하는데 있다.
본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 종래의 파워 앰프 클리핑 회로의 출력 파형을 나타내는 파형도이다.
도 2는 출력 일그러짐을 방지하기 위한 종래의 파워 앰프 클리핑 회로를 나타내는 회로도이다.
도 3은 도 2의 파워 앰프 클리핑 회로의 출력 파형을 나타낸 파형도이다.
도 4는 본 발명에 따른 파워 앰프 클리핑 회로를 나타내는 회로도이다.
도 5는 도 4의 파워 앰프 클리핑 회로의 출력 파형을 나타낸 파형도이다.
상기 기술적 과제를 달성하기 위한 본 발명의 파워 앰프 클리핑 회로는 입력 전압 레벨 분할부, 제 1, 내지 제 6 바이어스 트랜지스터들, 제 1 및 제 2 정 전류원, 제 1 차동 증폭부, 제 2 차동 증폭부, 제 1 출력 전압 제어부 및 제 2 출력 전압 제어부를 구비하는 것을 특징으로 한다.
입력 전압 레벨 분할부는 입력 전압의 레벨이 속하는 구간을 구분하는 제 1 및 제 2 분할 전압을 발생한다. 제 1 및 제 2 바이어스 트랜지스터들은 양의 내부 전원 전압에 연결되어 전류 미러를 형성하며 소정의 제 1 차동 증폭부로 바이어스 전압을 제공한다. 제 3 바이어스 트랜지스터는 상기 제 1 바이어스 트랜지스터에 연결되며 상기 제 1 차동 증폭부로 바이어스 전압을 제공한다.
제 1 정전류원은 상기 제 3 바이어스 트랜지스터와 음의 내부 전원 전압에 연결되며 상기 제 3 바이어스 트랜지스터를 제어한다.
제 1 차동 증폭부는 상기 제 1 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압과 소정의 제 1 클리핑 전압 사이에 있으면 제 1 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압을 초과하면 제 2 출력 신호를 발생한다.
제 4 및 제 5 바이어스 트랜지스터들은 음의 내부 전원 전압에 연결되어 전류 미러를 형성하며 소정의 제 2 차동 증폭부로 바이어스 전압을 제공한다. 제 6 바이어스 트랜지스터는 상기 제 4 바이어스 트랜지스터에 연결되며 상기 제 2 차동 증폭부로 바이어스 전압을 제공한다.
제 2 정 전류원은 상기 제 6 바이어스 트랜지스터와 양의 내부 전원 전압에 연결되며 상기 제 6 바이어스 트랜지스터를 제어한다.
제 2 차동 증폭부는 상기 제 2 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 소정의 제 2 클리핑 전압과 상기 제 2 분할 전압 사이에 있으면 제 3 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 2 분할 전압을 초과하면 제 4 출력 신호를 발생한다.
제 1 출력 전압 제어부는 상기 음의 내부 전원 전압과 상기 입력 전압에 직렬로 연결되는 입력 저항이 파워 앰프로 연결되는 출력 노드 사이에 연결되며 상기 제 1 및 제 2 출력 신호에 응답하여 상기 입력 전압의 레벨을 낮추어 상기 파워 앰프로 인가한다.
제 2 출력 전압 제어부는 상기 양의 내부 전원 전압과 상기 출력 노드 사이에 연결되며 상기 제 3 및 제 4 출력 신호에 응답하여 상기 입력 전압의 레벨을 높여서 상기 파워 앰프로 인가한다.
바람직하기로는, 상기 입력 전압 레벨 분할부는 양의 외부 전원 전압에 한 단이 연결되고 상기 제 1 분할 전압을 발생하는 제 1 노드에 나머지 한 단이 연결되는 제 1 분할 저항, 상기 제 1 노드에 한 단이 연결되고 접지 전압에 나머지 한 단이 연결되는 제 2 분할 저항, 상기 접지 전압에 한 단이 연결되고 상기 제 2 분할 전압을 발생하는 제 2 노드에 나머지 한 단이 연결되는 제 3 분할 저항, 및 상기 제 2 노드에 한 단이 연결되고 음의 외부 전원 전압에 나머지 한 단이 연결되는 제 4 분할 저항을 구비하는 것을 특징으로 한다.
또한, 상기 제 1 차동 증폭부는 상기 제 2 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 제 1 분할 전압이 베이스로 인가되는 제 1 하강 차동 트랜지스터, 상기 제 2 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 입력 전압이 베이스로 인가되는 제 2 하강 차동 트랜지스터, 상기 제 1 하강 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 3 바이어스 트랜지스터의 베이스에 베이스가 연결되며 컬렉터로 상기 제 2 출력 신호를 발생하는 제 3 하강 차동 트랜지스터, 상기 제 2 하강 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 3 바이어스 트랜지스터의 베이스에 베이스가 연결되는 제 4 하강 차동 트랜지스터, 상기 제 3 및 제 4 하강 차동 트랜지스터의 컬렉터와 상기 음의 내부 전원 전압 사이에 연결되며 상기 제 1 출력 신호를 발생하는 제 1 능동 부하부를 구비하는 것을 특징으로 한다.
상기 제 1 능동 부하부는 상기 제 3 하강 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 이미터가 상기 음의 내부 전원 전압에 연결되는 제 1 하강 부하 트랜지스터 및 상기 제 4 하강 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 상기 제 1 하강 부하 트랜지스터의 베이스에 베이스와 컬렉터가 공통 연결되며 상기 음의 내부 전원 전압에 이미터가 연결되는 제 2 하강 부하 트랜지스터를 구비하고, 상기 제 1 출력 신호가 상기 제 1 및 제 2 하강 부하 트랜지스터의 베이스로부터 출력되는 것을 특징으로 한다.
바람직하기로는, 상기 제 1 및 제 3 하강 차동 트랜지스터 사이와 상기 제 2 및 제 4 하강 차동 트랜지스터 사이에 저항 소자들을 더 구비할 수 있다. 또한 상기 제 1 클리핑 전압은 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압 보다 상기 하강 차동 트랜지스터들의 문턱 전압의 2n 배 만큼 낮은 전압이며, 여기서 n은 하강 차동 트랜지스터의 수를 나타낸다.
본 발명의 실시예에서 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압은 상기 제 1 분할 전압과 도일한 레벨이다.
상기 제 2 차동 증폭부는 상기 제 5 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 제 2 분할 전압이 베이스로 인가되는 제 1 상승 차동 트랜지스터, 상기 제 5 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 입력 전압이 베이스로 인가되는 제 2 상승 차동 트랜지스터, 상기 제 1 상승 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 6 바이어스 트랜지스터의 베이스에 베이스가 연결되며 컬렉터로 상기 제 4 출력 신호를 발생하는 제 3 상승 차동 트랜지스터, 상기 제 2 상승 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 6 바이어스 트랜지스터의 베이스에 베이스가 연결되는 제 4 상승 차동 트랜지스터 및 상기 제 3 및 제 4 상승 차동 트랜지스터의 컬렉터와 상기 양의 내부 전원 전압 사이에 연결되며 상기 제 3 출력 신호를 발생하는 제 2 능동 부하부를 구비하는 것을 특징으로 한다.
상기 제 2 능동 부하부는 상기 제 3 상승 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 이미터가 상기 양의 내부 전원 전압에 연결되는 제 1 상승 부하 트랜지스터 및 상기 제 4 상승 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 상기 제 1 상승 부하 트랜지스터의 베이스에 베이스와 컬렉터가 공통 연결되며 상기 양의 내부 전원 전압에 이미터가 연결되는 제 2 상승 부하 트랜지스터를 구비하고, 상기 제 3 출력 신호가 상기 제 1 및 제 2 상승 부하 트랜지스터의 베이스로부터 출력되는 것을 특징으로 한다.
상기 제 1 및 제 3 상승 차동 트랜지스터 사이와 상기 제 2 및 제 4 상승 차동 트랜지스터 사이에 저항 소자들을 더 구비할 수 있다. 상기 제 2 클리핑 전압은 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압 보다 상기 상승 차동 트랜지스터들의 문턱 전압의 2m 배 만큼 높은 전압이며, 여기서 m은 상기 상승 차동 트랜지스터들의 수를 나타낸다.
본 발명의 실시예에서 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압은 상기 제 2 분할 전압과 동일한 레벨이다.
상기 제 1 출력 전압 제어부는 상기 음의 내부 전원 전압에 이미터가 연결되고 상기 제 1 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 1 하강 제어 트랜지스터 및 상기 음의 내부 전원 전압에 이미터가 연결되고 상기 제 2 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 2 하강 제어 트랜지스터를 구비하는 것을 특징으로 한다.
또한 상기 제 2 출력 전압 제어부는 상기 양의 내부 전원 전압에 이미터가 연결되고 상기 제 3 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 1 상승 제어 트랜지스터 및 상기 양의 내부 전원 전압에 이미터가 연결되고 상기 제 4 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 2 상승 제어 트랜지스터를 구비하는 것을 특징으로 한다.
본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 도면에 기재된 내용을 참조하여야 한다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.
도 4는 본 발명에 따른 파워 앰프 클리핑 회로를 나타내는 회로도이다.
도 4를 참조하면, 본 발명의 실시예에 따른 파워 앰프 클리핑 회로(400)는 입력 전압 레벨 분할부(410), 제 1, 내지 제 6 바이어스 트랜지스터들(BTR1, BTR2 ~ BTR5, BTR6), 제 1 및 제 2 정 전류원(IC1, IC2), 제 1 차동 증폭부(420), 제 2차동 증폭부(430), 제 1 출력 전압 제어부(440) 및 제 2 출력 전압 제어부(450)를 구비하는 것을 특징으로 한다.
입력 전압 레벨 분할부(410)는 입력 전압(VI)의 레벨이 속하는 구간을 구분하는 제 1 및 제 2 분할 전압(VP1, VP2)을 발생한다.
좀더 상세히 설명하면, 입력 전압 레벨 분할부(410)는 양의 외부 전원 전압(+VCC)에 한 단이 연결되고 제 1 분할 전압(VP1)을 발생하는 제 1 노드(N1)에 나머지 한 단이 연결되는 제 1 분할 저항(R1), 제 1 노드(N1)에 한 단이 연결되고 접지 전압(GND)에 나머지 한 단이 연결되는 제 2 분할 저항(R2), 접지 전압(GND)에 한 단이 연결되고 제 2 분할 전압(VP2)을 발생하는 제 2 노드(N2)에 나머지 한 단이 연결되는 제 3 분할 저항(R3), 및 제 2 노드(N2)에 한 단이 연결되고 음의 외부 전원 전압(-VCC)에 나머지 한 단이 연결되는 제 4 분할 저항(R4)을 구비하는 것을 특징으로 한다.
제 1 내지 제 4 분할 저항들(R1, R2, R3, R4)은 제 2 분할 저항(R2)과 제 3 분할 저항(R3)이 동일한 저항 값을 가지며, 제 1 분할 저항(R1)과 제 4 분할 저항(R4)이 동일한 저항 값을 가진다.
제 1 및 제 2 분할 저항들(R1, R2)은 제 1 분할 저항(R1)의 저항 값과 제 2 분할 저항(R2)의 저항 값의 합을 제 2 분할 저항(R2)의 저항 값으로 나눈 것이 파워 앰프(460)의 이득(gain)과 동일한 것을 특징으로 한다.
제 1 및 제 2 바이어스 트랜지스터들(BTR1, BTR2)은 양의 내부 전원 전압(IVCC)에 연결되어 전류 미러를 형성하며 소정의 제 1 차동 증폭부(420)로 바이어스 전압을 제공한다. 제 3 바이어스 트랜지스터(BTR3)는 제 1 바이어스 트랜지스터(BTR1)에 연결되며 상기 제 1 차동 증폭부(410)로 바이어스 전압을 제공한다.
제 1 정전류원(IC1)은 제 3 바이어스 트랜지스터(BTR3)와 음의 내부 전원 전압(-IVCC)에 연결되며 제 3 바이어스 트랜지스터(BTR3)를 제어한다.
제 1 차동 증폭부(420)는 제 1 분할 전압(VP1)과 입력 전압(VI)을 수신하고 입력 전압(VI)의 레벨이 제 1 분할 전압(VP1)과 소정의 제 1 클리핑 전압(VCP1) 사이에 있으면 제 1 출력 신호(OUTS1)를 발생하고 입력 전압(VI)의 레벨이 제 1 분할 전압(VP1)을 초과하면 제 2 출력 신호(OUTS2)를 발생한다.
좀더 상세히 설명하면, 제 1 차동 증폭부(420)는 제 2 바이어스 트랜지스터(BTR2)의 컬렉터 및 베이스에 컬렉터가 연결되고 제 1 분할 전압(VP1)이 베이스로 인가되는 제 1 하강 차동 트랜지스터(Q1), 제 2 바이어스 트랜지스터(BTR2)의 컬렉터 및 베이스에 컬렉터가 연결되고 입력 전압(VI)이 베이스로 인가되는 제 2 하강 차동 트랜지스터(Q2), 제 1 하강 차동 트랜지스터(Q1)의 이미터에 이미터가 연결되고 제 3 바이어스 트랜지스터(BTR3)의 베이스에 베이스가 연결되며 컬렉터로 제 2 출력 신호(OUTS2)를 발생하는 제 3 하강 차동 트랜지스터(Q3), 제 2 하강 차동 트랜지스터(Q2)의 이미터에 이미터가 연결되고 제 3 바이어스 트랜지스터(BTR3)의 베이스에 베이스가 연결되는 제 4 하강 차동 트랜지스터(Q4), 제 3 및 제 4 하강 차동 트랜지스터(Q3, Q4)의 컬렉터와 음의 내부 전원 전압 사이(-IVCC)에 연결되며 제 1 출력 신호(OUTS1)를 발생하는 제 1 능동 부하부(425)를 구비하는 것을 특징으로 한다.
제 1 능동 부하부(425)는 제 3 하강 차동 트랜지스터(Q3)의 컬렉터에 컬렉터가 연결되고 이미터가 음의 내부 전원 전압(-IVCC)에 연결되는 제 1 하강 부하 트랜지스터(Q5) 및 제 4 하강 차동 트랜지스터(Q4)의 컬렉터에 컬렉터가 연결되고 제 1 하강 부하 트랜지스터(Q5)의 베이스에 베이스와 컬렉터가 공통 연결되며 음의 내부 전원 전압(-IVCC)에 이미터가 연결되는 제 2 하강 부하 트랜지스터(Q6)를 구비하고, 제 1 출력 신호(OUTS1)가 제 1 및 제 2 하강 부하 트랜지스터(Q5, Q6)의 베이스로부터 출력되는 것을 특징으로 한다.
제 1 및 제 3 하강 차동 트랜지스터(Q1, Q3)의 사이와 제 2 및 제 4 하강 차동 트랜지스터(Q2. Q4) 사이에 저항 소자들을 더 구비할 수 있다. 또한 제 1 클리핑 전압(VCP1)은 파워 앰프(460)의 출력 파형(VO)이 클리핑 되기 시작하는 순간의 입력 전압(VI) 보다 하강 차동 트랜지스터들의 문턱 전압의 2n 배 만큼 낮은 전압이며, 여기서 n은 하강 차동 트랜지스터의 수를 나타낸다. 본 발명의 실시예에서 파워 앰프(460)의 출력 파형(VO)이 클리핑 되기 시작하는 순간의 입력 전압(VI)은 제 1 분할 전압(VP1)과 같다.
제 4 및 제 5 바이어스 트랜지스터(BTR4, BTR5)들은 음의 내부 전원 전압(-IVCC)에 연결되어 전류 미러를 형성하며 소정의 제 2 차동 증폭부(430)로 바이어스 전압을 제공한다. 제 6 바이어스 트랜지스터(BTR6)는 제 4 바이어스 트랜지스터(BTR4)에 연결되며 제 2 차동 증폭부(430)로 바이어스 전압을 제공한다.
제 2 정 전류원(IC2)은 제 6 바이어스 트랜지스터(BTR6)와 양의 내부 전원 전압(IVCC)에 연결되며 제 6 바이어스 트랜지스터(BTR6)를 제어한다.
제 2 차동 증폭부(430)는 제 2 분할 전압(VP2)과 입력 전압(VI)을 수신하고 입력 전압(VI)의 레벨이 소정의 제 2 클리핑 전압(VCP2)과 제 2 분할 전압(VP2) 사이에 있으면 제 3 출력 신호(OUR3)를 발생하고 입력 전압(VI)의 레벨이 제 2 분할 전압(VP2)을 초과하면 제 4 출력 신호(OUTS4)를 발생한다.
좀더 상세히 설명하면, 제 2 차동 증폭부(430)는 제 5 바이어스 트랜지스터(BTR5)의 컬렉터 및 베이스에 컬렉터가 연결되고 제 2 분할 전압(VP2)이 베이스로 인가되는 제 1 상승 차동 트랜지스터(Q12), 제 5 바이어스 트랜지스터(BTR5)의 컬렉터 및 베이스에 컬렉터가 연결되고 입력 전압(VI)이 베이스로 인가되는 제 2 상승 차동 트랜지스터(Q13), 제 1 상승 차동 트랜지스터(Q12)의 이미터에 이미터가 연결되고 제 6 바이어스 트랜지스터(BTR6)의 베이스에 베이스가 연결되며 컬렉터로 제 4 출력 신호(OUTS4)를 발생하는 제 3 상승 차동 트랜지스터(Q10), 제 2 상승 차동 트랜지스터(Q13)의 이미터에 이미터가 연결되고 제 6 바이어스 트랜지스터(BTR6)의 베이스에 베이스가 연결되는 제 4 상승 차동 트랜지스터(Q11) 및 제 3 및 제 4 상승 차동 트랜지스터(Q10, Q11)의 컬렉터와 양의 내부 전원 전압(IVCC) 사이에 연결되며 제 3 출력 신호(OUTS3)를 발생하는 제 2 능동 부하부(435)를 구비하는 것을 특징으로 한다.
제 2 능동 부하부(435)는 제 3 상승 차동 트랜지스터(Q10)의 컬렉터에 컬렉터가 연결되고 이미터가 상기 양의 내부 전원 전압(IVCC)에 연결되는 제 1 상승 부하 트랜지스터(Q7) 및 제 4 상승 차동 트랜지스터(Q11)의 컬렉터에 컬렉터가 연결되고 제 1 상승 부하 트랜지스터(Q7)의 베이스에 베이스와 컬렉터가 공통 연결되며양의 내부 전원 전압(IVCC)에 이미터가 연결되는 제 2 상승 부하 트랜지스터(Q8)를 구비하고, 제 3 출력 신호(OUTS3)가 제 1 및 제 2 상승 부하 트랜지스터(Q7, Q8)의 베이스로부터 출력되는 것을 특징으로 한다.
제 1 및 제 3 상승 차동 트랜지스터(Q12, Q10) 사이와 제 2 및 제 4 상승 차동 트랜지스터(Q13, Q11) 사이에 저항 소자들을 더 구비할 수 있다. 제 2 클리핑 전압(VCP2)은 파워 앰프(460)의 출력 파형(VO)이 클리핑 되기 시작하는 순간의 입력 전압(VI) 보다 상승 차동 트랜지스터들의 문턱 전압의 2m 배 만큼 높은 전압이며, 여기서 m은 상기 상승 차동 트랜지스터들의 수를 나타낸다.
본 발명의 실시예에서 파워 앰프(460)의 출력 파형(VO)이 클리핑 되기 시작하는 순간의 입력 전압(VI)은 제 2 분할 전압(VP2)과 동일하다.
제 1 출력 전압 제어부(440)는 음의 내부 전원 전압(-IVCC)과 입력 전압(VI)에 직렬로 연결되는 입력 저항(R0)이 파워 앰프(460)로 연결되는 출력 노드(NOUT) 사이에 연결되며 제 1 및 제 2 출력 신호(OUTS1, OUTS2)에 응답하여 입력 전압(VI)의 레벨을 낮추어 파워 앰프(460)로 인가한다.
좀더 상세히 설명하면, 제 1 출력 전압 제어부(440)는 음의 내부 전원 전압(-IVCC)에 이미터가 연결되고 제 1 출력 신호(OUTS1)가 베이스로 인가되며 컬렉터가 출력 노드(NOUT)로 연결되는 제 1 하강 제어 트랜지스터(Q14) 및 음의 내부 전원 전압(-IVCC)에 이미터가 연결되고 제 2 출력 신호(OUTS2)가 베이스로 인가되며 컬렉터가 출력 노드(NOUT)로 연결되는 제 2 하강 제어 트랜지스터(Q16)를 구비하는 것을 특징으로 한다.
제 2 출력 전압 제어부(450)는 양의 내부 전원 전압(IVCC)과 출력 노드(NOUT) 사이에 연결되며 제 3 및 제 4 출력 신호(OUTS3, OUTS4)에 응답하여 입력 전압(VI)의 레벨을 높여서 파워 앰프(460)로 인가한다.
좀더 상세히 설명하면, 제 2 출력 전압 제어부(450)는 양의 내부 전원 전압(IVCC)에 이미터가 연결되고 제 3 출력 신호(OUTS3)가 베이스로 인가되며 컬렉터가 출력 노드(NOUT)로 연결되는 제 1 상승 제어 트랜지스터(Q9) 및 양의 내부 전원 전압(IVCC)에 이미터가 연결되고 제 4 출력 신호(OUTS4)가 베이스로 인가되며 컬렉터가 출력 노드(NOUT)로 연결되는 제 2 상승 제어 트랜지스터(Q15)를 구비하는 것을 특징으로 한다.
도 5는 도 4의 파워 앰프 클리핑 회로의 출력 파형을 나타낸 파형도이다.
이하 도 4 및 도 5를 참조하여 본 발명에 따른 파워 앰프 클리핑 회로의 동작이 상세히 설명된다.
도 4의 파워 앰프(460)의 이득을 AV 라고 하고, (R1+R2)/R2=AV 가 되도록 제 1 분할 저항(R1)과 제 2 분할 저항(R2)의 저항 값을 설정한다. 제 3 분할 저항(R3)과 제 4 분할 저항(R4)은 각각 제 1 분할 저항(R1)과 제 2 분할 저항(R2)과 저항 값이 동일하므로 제 1 내지 제 4 분할 저항(R1, R2, R3, R4)의 저항 값을 위의 수학식이 성립하도록 설정하면 제 1 분할 전압(VP1)과 제 2 분할 전압(VP2)은 각각 파워 앰프(460)의 출력(VO)이 클리핑 되는 입력 전압(VI)의 레벨과 같게된다. (이 경우 파워 앰프(460)의 출력 범위(DYNAMIC RANGE)는 양의 외부 전원 전압(+VCC) 및 음의 외부 전원 전압(-VCC)과 같다고 가정한다. 실제로는 파워앰프(460) 내부의 소자들로 인하여 양의 외부 전원 전압(+VCC) 및 음의 외부 전원 전압(-VCC)보다 작은 값이 되지만 이러한 편차는 제 1 내지 제 4 분할 저항들(R1, R2, R3, R4)의 값에 의하여 보상될 수 있으므로 설명의 편의를 위하여 위와 같이 가정한다)
입력 전압(VI)이 제 1 분할 전압(VP1)보다 작고 제 2 분할 전압(VP2)보다 클 경우, 즉, 출력 파형(VO)이 클리핑 되지 않는 구간 내에서 입력 전압(VI)이 스윙하고 있을 경우에는, 제 1 차동 증폭부(420)의 제 2 하강 차동 트랜지스터(Q2) 및 제 2 차동 증폭부(430)의 제 2 상승 차동 트랜지스터(Q13)는 턴 오프 된다. 따라서 제 1 출력 전압 제어부(440)의 제 1 하강 제어 트랜지스터(Q14) 및 제 2하강 제어 트랜지스터(Q16)와 제 2 출력 전압 제어부(450)의 제 1 상승 제어 트랜지스터(Q9) 및 제 2 상승 제어 트랜지스터(Q15)들도 턴 오프 되고 입력 전압(VI)과 출력 노드(NOUT)사이에 직렬로 연결되는 입력 저항(R0)에 전류가 흐르지 않으므로 입력 전압(VI)에 전압 강하가 발생되지 않고 입력 전압(VI) 모두가 파워 앰프(460)로 인가되어 정상동작을 하게 된다.
입력 전압(VI)이 제 1 분할 전압(VP1)에 접근하여 제 1 차동 증폭부(420)의 제 2 하강 차동 트랜지스터(Q2)가 액티브(active) 영역으로 들어가서 제 2 하강 차동 트랜지스터(Q2)에 전류가 흐르기 시작하면, 전류는 제 4 하강 차동 트랜지스터(Q4) 및 제 1 능동 부하부(425)의 제 2 하강 부하 트랜지스터(Q6)로 흐른다. 제 2 하강 부하 트랜지스터(Q6)는 제 1 출력 신호(OUTS1)를 발생하고, 제 1 출력 신호(OUTS1)는 제 1 출력 전압 제어부(440)의 제 1 하강 제어트랜지스터(Q14)로 인가된다. 여기서 제 1 출력 신호(OUTS1)는 제 2 하강 차동 트랜지스터(Q2)에서 제 2 하강 부하 트랜지스터(Q6)로 흐르는 전류임을 알 수 있다.
입력 저항(R0)에 전류가 흐르기 시작하므로, 입력 저항(R0)에 전압 강하가 발생되기 시작한다. 입력 전압(VI)이 입력 저항(R0)의 전압 강하에 의하여 파워 앰프(460)의 출력 파형(VO)을 클리핑 시키는 입력 전압(VI)보다 일정한 전압만큼 감쇠되어 파워 앰프(460)로 인가된다. 파워 앰프(460)의 출력의 입장에서 생각하면, 출력 파형(VO)이 클리핑되는 전압보다 일정한 전압만큼 낮은 전압부터 출력 파형(VO)이 부드럽게 출력된다는 것을 의미한다. 이는 도 5에서 (ⅰ)로 표시되어 있다.
좀더 상세히 설명하면, 제 1 차동 증폭부(420)의 제 2 하강 차동 트랜지스터(Q2)가 액티브(active) 영역으로 들어가기 시작하는 입력 전압(VI)은 도 4의 본 발명의 실시예 에서는 제 1 차동 증폭부(420)가 제 1 내지 제 4 하강 차동 트랜지스터들(Q1~Q4)의 2 단(pair)구성이므로 대략 "제 1 분할 전압(VP1)-8*VT" (여기서 VT는 제 1 내지 제 4 하강 차동 트랜지스터(Q1, Q2, Q3, Q4)의 문턱 전압(threshold voltage)) 정도가 된다. 여기서 * 표시는 곱셈을 의미한다. 이하 같다. 또한 이하에서는 제 2 하강 차동 트랜지스터(Q2)가 액티브(active) 영역으로 들어가기 시작하는 전압 레벨을 제 1 클리핑 전압(VCP1)이라고 한다.
제 1 클리핑 전압(VCP1)은 파워 앰프(460)의 출력 파형(VO)이 클리핑 되기 시작하는 순간의 입력 전압(VI) 레벨 (본 발명의 실시예 에서는 제 1 분할 전압(VP1)과 동일한 전압 레벨이다.)보다 대략 8*VT 만큼 낮은 전압이다. 제 1 클리핑 전압(VCP1)부터 파워 앰프(460)로 인가되는 입력 전압(VI)의 레벨이 감쇠된다는 의미이며, 출력에서 보면 출력 파형(VO)이 클리핑 되는 전압보다 대략 8*VT * AV 만큼 낮은 전압에서 출력 파형(VO)이 부드럽게 출력되고 전체적으로도 부드럽게 클리핑 된다.
도 5의 실시예 에서는 제 1 차동 증폭부(420)의 제 1 및 제 3 하강 차동 트랜지스터(Q1, Q3)사이와 제 2 및 제 4 하강 차동 트랜지스터(Q2, Q4) 사이에 저항 소자들을 더 구비할 수 있다. 여기서 저항 소자들이란 보통의 저항도 될 수 있으며, 또는 다이오드가 될 수도 있다. 이와 같이 보통의 저항이나 다이오드를 더 구비함으로써 출력 파형(VO)을 좀 더 선형적으로 제어 할 수도 있다.
입력 전압(VI)이 제 1 분할 전압(VP1) 보다 높아지면, 제 1 차동 증폭부(420)의 제 2 하강 차동 트랜지스터(Q2)의 전류가 증가되어 제 2 하강 부하 트랜지스터(Q6)로 인가된다. 제 1 하강 부하 트랜지스터(Q5)는 제 2 하강 부하 트랜지스터(Q6)와 전류 미러(current mirror)의 관계에 있으므로 제 1 하강 부하 트랜지스터(Q5)의 전류도 증가되고 제 2 출력 신호(OUTS2)가 발생되어 제 2 하강 제어 트랜지스터(Q16)로 인가된다. 따라서 제 2 하강 제어 트랜지스터(Q16)는 턴 온 된다. 제 2 출력 신호(OUTS2)는 전류임을 알 수 있다.
입력 저항(R0)에 흐르는 전류는 제 1 하강 제어 트랜지스터(Q14)의 컬렉터 전류 뿐 만이 아니라 제 2 하강 제어 트랜지스터(Q16)의 이미터 전류도 더해진다. 더욱이 제 1 하강 제어 트랜지스터(Q14)의 전류는 [ 제 4 하강 차동 트랜지스터(Q4) 의 전류 * (제 2 하강 부하 트랜지스터(Q6) 및 제 1 하강 제어 트랜지스터(Q14)의 전류 미러(current mirror)의 비) ]로 흐르지만 제 2 하강 제어 트랜지스터(Q16)의 전류는 대략 [( 제 4 하강 차동 트랜지스터(Q4) 의 컬렉터 전류 - 제 3 하강 차동 트랜지스터(Q3) 의 컬렉터 전류 ) * 제 2 하강 제어 트랜지스터(Q16) 의 전류 이득 값 ]으로 흐르므로 입력 전압(VI)이 제 1 클리핑 전압(VCP1)과 제 1 분할 전압(VP1)사이에 있을 때보다 입력 전압(VI)이 제 1 분할 전압(VP1)보다 클 경우에 입력 저항(R0)에 극단적으로 훨씬 많은 전류가 흐르게 된다.
다시 설명하면, 이는 이론적으로 입력 전압(VI)이 제 1 분할 전압(VP1) 보다 커지더라도 파워 앰프(460)로 입력되는 입력 전압(VI)은 절대로 제 1 분할 전압(VP1) 보다 아주 극소량 이상은 커지지 않는다는 의미이다. 입력 전압(VI)이 출력 파형(VO)의 클리핑이 발생되는 전압 즉, 제 1 분할 전압(VP1)보다 극소량 이상 커지지 않으므로 파워 앰프(460)의 출력 파형(VO)도 거의 수평으로 클리핑 된다. 이는 도 5의 (ⅱ)에 나타나 있다.
입력 전압(VI)이 제 2 분할 전압(VP2)에 가까워지는 경우의 제 2 차동 증폭부(430) 및 제 2 출력 전압 제어부(450)의 동작은 입력 전압(VI)이 제 1 분할 전압(VP1)에 가까워지는 경우의 제 1 차동 증폭부(420) 및 제 1 출력 전압 제어부(440)의 동작과 동일하며 전류 방향만 반대이므로 상세한 설명은 생략한다.
도 4의 파워 앰프 클리핑 회로(400)의 동작을 입력 전압(VI)의 크기에 따라 세 부분으로 나누어 정리해보면 다음과 같다.
첫 째, 정상동작 구간은 입력 전압(VI)이 "제 2 분할 전압(VP1) + 8*VT"보다크고 "제 1 분할 전압(VP1) - 8*VT" 보다 작은 경우로서, 입력 저항(R0) 에 흐르는 전류가 0 이다. 따라서 파워 앰프(460)로 입력 전압(VI)이 그대로 인가된다.
둘 째, 출력 파형(VO)이 부드럽게 클리핑 되는 구간은 입력 전압(VI)이 제 2 분할 전압(VP2)보다 크고 "제 2 분할 전압(VP2) + 8*VT"보다 작은 경우 또는 입력 전압(VP1)이 "제 1 분할 전압(VP1) - 8*VT"보다 크고 제 1 분할 전압(VP1)보다 작은 경우로서, 입력 저항(R0) 에 흐르는 전류는 제 1 상승 제어 트랜지스터(Q9)의 컬렉터 전류 또는 제 1 하강 제어 트랜지스터(Q14)의 컬렉터 전류이다. 따라서 파워 앰프(460)로 인가되는 입력 전압(VI)은 "입력 전압(VI) - (제 1 상승 제어 트랜지스터(Q9)의 컬렉터 전류 또는 제 1 하강 제어 트랜지스터(Q14)의 컬렉터 전류) * 입력 저항(R0)" 이다.
셋 째, 출력 파형(VO)이 완전히 클리핑 되는 구간은 입력 전압(VI)이 제 1 분할 전압(VP1)보다 크거나 또는 입력 전압(VI)이 제 2 분할 전압(VP2)보다 작은 경우로서, 입력 저항(R0) 에 흐르는 전류는 "제 1 하강 제어 트랜지스터(Q14)의 전류 + 제 2 하강 제어 트랜지스터(Q16)의 전류" 또는 "제 1 상승 제어 트랜지스터(Q9)의 전류 + 제 1 상승 제어 트랜지스터(Q15)의 전류"이다. 따라서 파워 앰프(460)로 인가되는 입력 전압(VI)은 "입력 전압(VI) - (제 1 하강 제어 트랜지스터(Q14)의 전류 + 제 2 하강 제어 트랜지스터(Q16)의 전류 또는 제 1 상승 제어 트랜지스터(Q9)의 전류 + 제 1 상승 제어 트랜지스터(Q15)의 전류) * 입력 저항(R0)" 이다.
본 발명의 파워 앰프 클리핑 회로(400)에 의하면, 클리핑 될 경우에도 파워앰프(460)의 피드백 루프가 깨지지 아니하고 정상적인 상태에 있으므로 스피커를 나타내는 인덕터(L)부하에 의한 고주파 잡음이 발생되지 않는다. 또한 커패시터를 사용하지 아니하므로 커패시터의 방전으로 인하여 출력 파형(VO)이 정상적인 출력 파형보다 작게 출력되는 단점이 없다.
종래의 파워 앰프 클리핑 회로(200)에서는 출력 파형(VO)이 정상동작 구간과 완전 클리핑 구간만이 있으므로, 정상 동작 구간과 완전 클리핑 구간의 경계면 에서의 급격한 출력 파형(VO)의 변화에 따른 잡음이 발생할 소지가 있으나 본 발명은 전혀 없다.
제 1 차동 증폭부(420) 또는 제 2 차동 증폭부(430)에 다이오드나 이미터 저항을 추가함으로써 회로 구성을 다르게 하여 제 1 또는 제 2 클리핑 전압(VCP1, VCP2)을 변화시킬 수 있다.
이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.
상술한 바와 같이 본 발명에 따른 파워 앰프 클리핑 회로는 과도한 입력 전압의 인가로 인하여 출력 파형이 클리핑 될 때, 출력 파형의 급격한 변화를 억제하고, 과도한 입력 전압의 인가 이후 바로 나타나는 출력 파형도 원래 파형과 일치되는 장점이 있다.

Claims (16)

  1. 입력 전압의 레벨이 속하는 구간을 구분하는 제 1 및 제 2 분할 전압을 발생하는 입력 전압 레벨 분할부 ;
    양의 내부 전원 전압에 연결되어 전류 미러를 형성하며 소정의 제 1 차동 증폭부로 바이어스 전압을 제공하는 제 1 및 제 2 바이어스 트랜지스터들 ;
    상기 제 1 바이어스 트랜지스터에 연결되며 상기 제 1 차동 증폭부로 바이어스 전압을 제공하는 제 3 바이어스 트랜지스터 ;
    상기 제 3 바이어스 트랜지스터와 음의 내부 전원 전압에 연결되며 상기 제 3 바이어스 트랜지스터를 제어하는 제 1 정 전류원 ;
    상기 제 1 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압과 소정의 제 1 클리핑 전압 사이에 있으면 제 1 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 1 분할 전압을 초과하면 제 2 출력 신호를 발생하는 상기 제 1 차동 증폭부 ;
    음의 내부 전원 전압에 연결되어 전류 미러를 형성하며 소정의 제 2 차동 증폭부로 바이어스 전압을 제공하는 제 4 및 제 5 바이어스 트랜지스터들 ;
    상기 제 4 바이어스 트랜지스터에 연결되며 상기 제 2 차동 증폭부로 바이어스 전압을 제공하는 제 6 바이어스 트랜지스터 ;
    상기 제 6 바이어스 트랜지스터와 양의 내부 전원 전압에 연결되며 상기 제 6 바이어스 트랜지스터를 제어하는 제 2 정 전류원 ;
    상기 제 2 분할 전압과 상기 입력 전압을 수신하고 상기 입력 전압의 레벨이 소정의 제 2 클리핑 전압과 상기 제 2 분할 전압 사이에 있으면 제 3 출력 신호를 발생하고 상기 입력 전압의 레벨이 상기 제 2 분할 전압을 초과하면 제 4 출력 신호를 발생하는 상기 제 2 차동 증폭부 ;
    상기 음의 내부 전원 전압과 상기 입력 전압에 직렬로 연결되는 입력 저항이 파워 앰프로 연결되는 출력 노드 사이에 연결되며 상기 제 1 및 제 2 출력 신호에 응답하여 상기 입력 전압의 레벨을 낮추어 상기 파워 앰프로 인가하는 제 1 출력 전압 제어부 ; 및
    상기 양의 내부 전원 전압과 상기 출력 노드 사이에 연결되며 상기 제 3 및 제 4 출력 신호에 응답하여 상기 입력 전압의 레벨을 높여서 상기 파워 앰프로 인가하는 제 2 출력 전압 제어부를 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  2. 제 1항에 있어서, 상기 입력 전압 레벨 분할부는,
    양의 외부 전원 전압에 한 단이 연결되고 상기 제 1 분할 전압을 발생하는 제 1 노드에 나머지 한 단이 연결되는 제 1 분할 저항 ;
    상기 제 1 노드에 한 단이 연결되고 접지 전압에 나머지 한 단이 연결되는제 2 분할 저항 ;
    상기 접지 전압에 한 단이 연결되고 상기 제 2 분할 전압을 발생하는 제 2 노드에 나머지 한 단이 연결되는 제 3 분할 저항 ; 및
    상기 제 2 노드에 한 단이 연결되고 음의 외부 전원 전압에 나머지 한 단이 연결되는 제 4 분할 저항을 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  3. 제 2항에 있어서, 상기 제 1 내지 제 4 분할 저항들은,
    상기 제 2 분할 저항과 상기 제 3 분할 저항이 동일한 저항 값을 가지며, 상기 제 1 분할 저항과 상기 제 4 분할 저항이 동일한 저항 값을 가지는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  4. 제 2항에 있어서, 상기 제 1 및 제 2 분할 저항들은,
    상기 제 1 분할 저항의 저항 값과 상기 제 2 분할 저항의 저항 값의 합을 상기 제 2 분할 저항의 저항 값으로 나눈 것이 상기 파워 앰프의 이득(gain)과 동일한 것을 특징으로 하는 파워 앰프 클리핑 회로.
  5. 제 1항에 있어서, 상기 제 1 차동 증폭부는,
    상기 제 2 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 제 1 분할 전압이 베이스로 인가되는 제 1 하강 차동 트랜지스터 ;
    상기 제 2 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 입력 전압이 베이스로 인가되는 제 2 하강 차동 트랜지스터 ;
    상기 제 1 하강 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 3 바이어스 트랜지스터의 베이스에 베이스가 연결되며 컬렉터로 상기 제 2 출력 신호를 발생하는 제 3 하강 차동 트랜지스터 ;
    상기 제 2 하강 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 3 바이어스 트랜지스터의 베이스에 베이스가 연결되는 제 4 하강 차동 트랜지스터 ; 및
    상기 제 3 및 제 4 하강 차동 트랜지스터의 컬렉터와 상기 음의 내부 전원 전압 사이에 연결되며 상기 제 1 출력 신호를 발생하는 제 1 능동 부하부를 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  6. 제 5항에 있어서, 상기 제 1 능동 부하부는,
    상기 제 3 하강 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 이미터가 상기 음의 내부 전원 전압에 연결되는 제 1 하강 부하 트랜지스터 ; 및
    상기 제 4 하강 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 상기 제 1 하강 부하 트랜지스터의 베이스에 베이스와 컬렉터가 공통 연결되며 상기 음의 내부 전원 전압에 이미터가 연결되는 제 2 하강 부하 트랜지스터를 구비하고,
    상기 제 1 출력 신호가 상기 제 1 및 제 2 하강 부하 트랜지스터의 베이스로부터 출력되는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  7. 제 5 항에 있어서,
    상기 제 1 및 제 3 하강 차동 트랜지스터 사이와 제 2 및 제 4 하강 차동 트랜지스터 사이에 저항 소자들을 더 구비할 수 있는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  8. 제 1항에 있어서, 상기 제 1 클리핑 전압은,
    상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압 보다 상기 하강 차동 트랜지스터들의 문턱 전압의 2n 배 만큼 낮은 전압이며, 여기서 n은 하강 차동 트랜지스터의 수를 나타내는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  9. 제 8항에 있어서, 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압은,
    상기 제 1 분할 전압과 동일한 레벨인 것을 특징으로 하는 파워 앰프 클리핑 회로
  10. 제 1항에 있어서, 상기 제 2 차동 증폭부는,
    상기 제 5 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 제 2 분할 전압이 베이스로 인가되는 제 1 상승 차동 트랜지스터 ;
    상기 제 5 바이어스 트랜지스터의 컬렉터 및 베이스에 컬렉터가 연결되고 상기 입력 전압이 베이스로 인가되는 제 2 상승 차동 트랜지스터 ;
    상기 제 1 상승 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 6 바이어스 트랜지스터의 베이스에 베이스가 연결되며 컬렉터로 상기 제 4 출력 신호를 발생하는 제 3 상승 차동 트랜지스터 ;
    상기 제 2 상승 차동 트랜지스터의 이미터에 이미터가 연결되고 상기 제 6 바이어스 트랜지스터의 베이스에 베이스가 연결되는 제 4 상승 차동 트랜지스터 ; 및
    상기 제 3 및 제 4 상승 차동 트랜지스터의 컬렉터와 상기 양의 내부 전원 전압 사이에 연결되며 상기 제 3 출력 신호를 발생하는 제 2 능동 부하부를 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  11. 제 10항에 있어서, 상기 제 2 능동 부하부는,
    상기 제 3 상승 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 이미터가 상기 양의 내부 전원 전압에 연결되는 제 1 상승 부하 트랜지스터 ; 및
    상기 제 4 상승 차동 트랜지스터의 컬렉터에 컬렉터가 연결되고 상기 제 1 상승 부하 트랜지스터의 베이스에 베이스와 컬렉터가 공통 연결되며 상기 양의 내부 전원 전압에 이미터가 연결되는 제 2 상승 부하 트랜지스터를 구비하고,
    상기 제 3 출력 신호가 상기 제 1 및 제 2 상승 부하 트랜지스터의 베이스로부터 출력되는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  12. 제 10 항에 있어서,
    상기 제 1 및 제 3 상승 차동 트랜지스터 사이와 상기 제 2 및 제 4 상승 차동 트랜지스터 사이에 저항 소자들을 더 구비할 수 있는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  13. 제 1항에 있어서, 상기 제 2 클리핑 전압은,
    상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압 보다 상기 상승 차동 트랜지스터들의 문턱 전압의 2m 배 만큼 높은 전압이며, 여기서 m은 상기 상승 차동 트랜지스터들의 수를 나타내는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  14. 제 13항에 있어서, 상기 파워 앰프의 출력 파형이 클리핑 되기 시작하는 순간의 상기 입력 전압은,
    상기 제 2 분할 전압과 동일한 레벨인 것을 특징으로 하는 파워 앰프 클리핑 회로.
  15. 제 1항에 있어서, 상기 제 1 출력 전압 제어부는,
    상기 음의 내부 전원 전압에 이미터가 연결되고 상기 제 1 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 1 하강 제어 트랜지스터 ; 및
    상기 음의 내부 전원 전압에 이미터가 연결되고 상기 제 2 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 2 하강 제어 트랜지스터를 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
  16. 제 1항에 있어서, 상기 제 2 출력 전압 제어부는,
    상기 양의 내부 전원 전압에 이미터가 연결되고 상기 제 3 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 1 상승 제어 트랜지스터 ; 및
    상기 양의 내부 전원 전압에 이미터가 연결되고 상기 제 4 출력 신호가 베이스로 인가되며 컬렉터가 상기 출력 노드로 연결되는 제 2 상승 제어 트랜지스터를 구비하는 것을 특징으로 하는 파워 앰프 클리핑 회로.
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