JPS6173367A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［技術分野］ この発明は、半導体技術さらには配線の形成に利用して
特に有効な技術に関し、例えば半導体集積回路装置にお
ける電源線の形成に利用して有効な技術に関する。

［背景技術］ ダイナミックＲＡＭ　（ランダム・アクセス・メモリ）
のような半導体集積回路装置（以下ＩＣと称する）にお
いては、外部から供給される制御信号が変化することに
よって、スタンバイ状態からデータの読出しもしくは書
込み動作に移行される。

このとき、急に大きな電流（ピークカレント）が回路に
流されるので、電源のインピーダンスがゼロでなければ
電源電圧が変動してしまい、これによって電源電圧にノ
イズがのって回路の誤動作を誘発するおそれがある。

そこで、ＩＣの電源端子にコンデンサを外付けしたり、
ＩＣのパッケージ内にディスクリートのコンデンサを封
入してＩＣチップの電源端子にコンデンサを接続するこ
とにより、外部電源のインピーダンスを下げてピークカ
レントによる電源電圧の変動を抑えることが行なわれる
。

ところで、ダイナミックＲＡＭのようなＩＣにおいては
、一般に半導体チップの中央に内部回路が設けられ、そ
の周囲に人出カバソファ回路および配線領域が設けられ
る。そして、このチップ周辺の配線領域にアルミ配線に
よって信号線とともに電源線が引き廻されるようにされ
る。

しかも、この場合、信号線の浮遊容量を減らすため、第
１図に示すように、半導体基板（チップ）１上に形成さ
れた比較的厚いフィールド酸化膜２等の上に信号線１１
ｙ１２ｔ・・・・Ｉｎおよび電源線Ｌ１＋Ｌ２が配設さ
れる。

そのため、電源線Ｌ１ｔＬ２等の持つインピーダンス自
体が大きくなるので、たとえ外部電源がインピーダンス
をゼロとみなせる理想的な電源であって、かつＩＣの電
源端子にコンデンサが接続されていたとしても、ＩＣ内
に急に大きな電流が流されたとき、ＩＣ内部の電源線の
持つインピーダンスによって電源電圧が変動され、回路
が誤動するおそれがあることが分かった。

しかしながら、従来の半導体集積回路技術では、チップ
サイズを増加させることなく、チップ内部に容量の大き
なコンデンサを形成することは困難であった。

〔発明の目的］ この発明の目的は、ＩＣ内に急に大きな電源が流されて
も回路が誤動作しないようにする半導体技術を提供する
ことにある。

この発明の他の目的は半導体チップ内部にチップサイズ
を増大させることなく容量の大きなコンデンサを形成で
きるようにする半導体技術を提供することにある。

この発明の前記ならびにそのほかの目的と新規な特徴に
ついては、本明細書の記述および添附図面から明かにな
るであろう。

［発明の概要］ 本願において開示される発明のうち代表的なものの概要
を説明すれば、下記のとおりである。

すなわち、配線領域に形成される配線下の基板主面に拡
散層を形成し、かつこの拡散層の上に絶縁膜を介して導
電層を形成することによって、上記導電層と拡散層との
間に比較的大きな容量が形成されるようにし、これによ
って、チップサイズを増大させることなく容量の大きな
コンデンサを形成できるとともに、上記導電層および拡
散層に電源線を接触させることにより、導電層と拡散層
との間の容量を電源線に接続させて電源線のインピーダ
ンスを下げてやるようにして電流の変化に伴なう電源電
圧の変動を抑え１回路の誤動作を防止するという上記目
的を達成するものである。

［実施例１］ 第２図には１本発明をダイナミックＲＡＭのようなＭＯ
Ｓ集積回路に適用した場合の一実施例が示されている。

この実施例では、単結晶シリコンのような半導体基板１
の主面上の配線領域３とされる部分に、Ｎ型拡散層４が
略配線領域３の幅と同じ程度の幅に形成され、このＮ型
拡散層４の一側には電源線とのコンタクトをとるための
Ｎ＋領域５が形成されている。そして、このＮ＋領域５
と上記Ｎ型拡散層４すなわち配線領域３の両側部の基板
主面上には、ＬＯＧＯ３と呼ばれる比較的厚いフィール
ド酸化膜２が形成され、これによって回路を構成するＭ
ＯＳＦＥＴのような半導体素子の形成された活性領域と
分離されるようにされている。

また、上記Ｎ型拡散層４の上には、比較的薄い酸化膜（
Ｓｉ０２膜）６が形成され、この酸化膜６の上にはこれ
と同じ大きさのポリシリコン（多結晶シリコン）からな
る導電層７が形成されている。さらに、ポリシリコン層
７および上記フィールド酸化膜２上にかけては、ＰＳＧ
膜（リン・ケイ酸ガラス膜）のような層間絶ａｌｌ！！
！Ｓが形成され、この層間絶縁膜８上にアルミニウム層
からなる信号線１１＋１２＋・・・・ｌｎおよび電源線
Ｌ１．Ｌ２が形成されている。

この場合、電源線Ｌ１は上Ｎｉｌ！Ｎ＋領域５の上方に
位置するように配設され、また電源線Ｌ２は上記ポリシ
リコン層７上に位置するように配設されている。特に制
限されないが、上記電源線Ｌ１は＋５Ｖのような電源電
圧Ｖｃｃに接続され、電源線Ｌ２は回路の接地点（Ｏｖ
）のような電源電圧Ｖｓｓに接続される。

そして、上記電源線Ｌ１およびＬ２は、層間絶縁膜８に
形成されたコンタクトホール９ａ、９ｂを通して上記Ｎ
４″領域５とポリシリコン層７にそれぞれ接触されるよ
うにされている。

上記のような構成によれば、信号線１１〜ｉｎ下のポリ
シリコン層７と基板主面上のＮ型拡散層４とが薄い酸化
膜６を介して対向しており、ポリシリコン層７は電源線
Ｌ２に接触され、電源線Ｌ１はＮ＋領域５を介してＮ型
拡散層４に接触されている。そのため、電源線Ｌ１とＬ
２との間には。

ポリシリコン層７とＮ型拡散層４との間の容量が接続さ
れることになる。しかも、Ｎ型拡散層４とポリシリコン
ＩＭ７は、比較的占有面積の大きな配線領域下に連続し
て形成されているため、Ｎ型拡散層４とポリシリコン層
７との間の容量はかなり大きくなり、配線領域全体を利
用すれば容易に１０００ｐＦ以上のコンデンサを得るこ
とができる。

このように、電源線り、とＬ２との間に比較的大きなコ
ンデンサが介挿されたことにより、実施例のダイナミッ
クＲＡＭにおいては、ｆ６．脈線のインピーダンスが低
くなる。その結果、ＲＡＳ信号（ロウ・アドレス・スト
ローブ信号）やＣＡＳ信号（カラム・アドレス・ストロ
ーブ信号）のような外部から供給される制御信号が変化
することにより、急に大きな電流がチップ内に流されて
も電源電圧が大きく変動されることがなくなる。

しかも、上記実施例では、電源線のインピーダンスを下
げるためのコンデンサが１回路を構成する半導体素子が
形成されない非活性領域となっている配線領域下に形成
されているため、全くチップサイズを増大させることな
く、上記のような大容量のコンデンサを構成することが
できる。

さらに、上記実施例のダイナミックＲＡＭでは、次のよ
うにして、上記コンデンサを構成するＮ型拡散層４、お
よびポリシリコン層７を全く新たな工程を付加すること
なく形成することができる。

すなわち、情報電荷蓄積用のキャパシタと選択用スイッ
チＭＯＳＦＥＴとからなる公知の１ＭＯ８型メモリセル
からなるダイナミックＲＡＭでは、第３図に示すような
メモリセル構造が提案されている。

同図においてはフィールド酸化膜２上からゲート酸化膜
１６上にかけて、情報電荷蓄積用のキャパシタの一方の
電極が一層目のポリシリコン層１７によって形成されて
いるが、このポリシリコン層１７の下方の基板主面上に
は予めイオン打込みによってＮ型拡散層１４が形成され
ている。そして、上記ポリシリコン層１７とＮ型拡散層
１４との間の容量が情報電荷蓄積用のキャパシタを構成
するようにされている。これによって、ポリシリコン電
極の電位をＶｓｓＣグランド）としても容量が形成され
るようになっている。

また１図において、１５はメモリセルを構成する選択用
スイッチＭＯ５ＦＥＴのソースおよびドレイン領域とな
るＮ＋拡散領域、２０はそのポリシリコンゲート電極、
２１はポリシリコンゲート電極２０の表面に形成された
酸化膜、２２はビット線を構成するアルミ信号線である
。

このようなメモリセル構造を有するダイナミックＲＡＭ
に上記実施例を適用する場合、情報電荷蓄積用キャパシ
タを構成するＮ型拡散層１４およびポリシリコン層１７
の形成と同時に、配線領域下の前記Ｎ型拡散層４とポリ
シリコン層７を形成する。また、第３（ｉ！ｉｌの選択
用スイッチＭＯＳＦＥＴのソース、ドレイン領域となる
Ｎ１拡散領域１５と同時に第２図のＮ＋拡散領域５を形
成する。

このようにすれば、ダイナミックＲＡＭのプロセスに全
く新たな工程を付加することなく、上記実施例における
電源線インピーダンス低減用のコンデンサを配線領域下
に形成することができる。

ただし、上記の場合、配線領域下に形成されるポリシリ
コン層７は、ＭＯＳＦＥＴのゲート電極２０と同時に形
成してもよい。また、第２図には示されていないが、プ
ロセスを複雑にしないようにするため、ポリシリコン層
７の表面には酸化膜が形成されるようにしてもよい。

［実施例２コ 第４図には、本発明の第２の実施例が示されている。

・この実施例では、配線領域下に形成されたＮ型拡散層
４およびポリシリコンＪ１７の上方に、層間絶縁膜８を
介して電源線ＬＸ　　（またはＬｌ）を構成するアルミ
ニウム層がポリシリコン層７を覆うように形成されてい
る。ポリシリコン層７は図示しない適当な箇所で電源線
Ｌｚ　　（またはＬｌ）と接触されるようにされている
。

そのため、この実施例の構造によれば電源線Ｌ１　　（
Ｌｌ）とポリシリコン層７との間にも容量が形成され、
この容量がポリシリコン層７とＮ型拡散層４との間の容
量とともに電源線Ｌ１とＬｌとの間に接続されることに
なる。その結果、電源線に接続されるインピーダンス低
減用のコンデンサの容量が更に大きくなる。

上記の場合、電源ｆｉＬ１　（Ｌｌ）がポリシリコン層
７の上方全体を覆うように形成されているが、ポリシリ
コン層７の一部を覆うように電源線り。

（Ｌｌ）を形成してもよい。

［効果］ （１）配線領域に形成される配線下の基板主面に拡散層
を形成し、かつこの拡散層の上に絶縁膜を介して導電層
を形成するようにしたので、上記導電層と拡散層との間
に比較的大きな容量が形成されるという作用により、チ
ップサイズを増大させることなく容量の大きなコンデン
サを形成できるという効果がある。

（２）配線領域に形成される配線下の基板主面に拡散層
を形成し、かつこの拡散層の上に絶縁膜を介して導電層
を形成するとともに、上記導電層および拡散層に電源線
を接触させるようにしたので。

導電層と拡散層との間の容量が電源線に接続されて電源
線のインピーダンスが低減されるという作用により、電
流の変化に伴なう電源電圧の変動を抑え、回路の誤動作
を防止させることができるという効果がある。

以上本発明者によってなされた発明を実施例に基づき具
体的に説明したが、本発明は上記実施例に限定されるも
のではなく、その要旨を逸脱しない範囲で種々変更可能
であることはいうまでもない。例えば、上記実施例では
、拡散層の上にゲート酸化膜を介してポリシリコン層を
形成し、これをコンデンサとして使用しているが、コン
デンサの電極はポリシリコンに限定されるものでなく。

アルミの多層配線技術を用いたプロセスでは一層目のア
ルミ層とすることも可能である。

［利用分野］ 以上の説明では主として本発明者によってなされた発明
をその背景となった利用分野であるダイナミックＲＡＭ
のようなＭ　ＯＳ集積回路に適用したものについて説明
したが、それに限定されるものでなく、比較的大きなコ
ンデンサを必要とするすべての半導体集積回路に利用で
きるものである。

【図面の簡単な説明】

第１図は、半導体集積回路における配線領域の構造の一
例を示す断面図、 第２図は、本発明の一実施例を示す断面図、第３図は１
本発明が適用されるダイナミックＲＡＭのメモリセルの
構造の一例を示す断面図、第４図は１本発明の他の実施
例を示す断面図である。 ｌ・・・・半導体基板、２・・・・フィールド酸化膜、
３・・・・配線領域、４・・・・Ｎ型拡散層、５・・・
・Ｎ１領域、６・・・・酸化膜、７・・・・導電層（ポ
リシリコン層）、８・・・・層間絶縁膜、９ａ、９ｂ・
・・・コンタクトホール、１４・・・・Ｎ型拡散層、１
５・・・・Ｎ＋拡散領域（ソース、ドレイン領域）。 １６・・・・ゲート酸化膜、１７・・・・ポリシリコン
層、２０・・・・ポリシリコンゲート電極、２１・・・
・酸化膜、２２・・・・アルミ信号線、■１〜Ｉｎ・°
°°信号線、Ｌ１．Ｌ２・・・・電源線。 第　　１　　図 第　　３　　図 第　　４　　図

Claims (1)

1. 【特許請求の範囲】 １、半導体集積回路が形成される半導体基板に設けられ
   た配線領域に、該配線領域に形成される配線下の半導体
   基板主面に拡散層が形成され、かつこの拡散層の上には
   絶縁膜を介して導電層が形成されているとともに、該導
   電層の上に絶縁膜を介して配線が形成されていることを
   特徴とする半導体装置。 ２、上記拡散層もしくは導電層には、この導電層の上に
   絶縁膜を介して形成された電源線が接触されるようにさ
   れてなることを特徴とする特許請求の範囲第１項記載の
   半導体装置。 ３、上記導電層がポリシリコンからなることを特徴とす
   る特許請求の範囲第１項もしくは第２項記載の半導体装
   置。 ４、情報電荷蓄積用のキャパシタと選択用スイッチＭＯ
   ＳＦＥＴとからなるメモリセルを有するダイナミックメ
   モリにおいて、上記拡散層が情報電荷蓄積用キャパシタ
   を構成するポリシリコン電極下に形成された拡散層と同
   じ工程で形成されたものであることを特徴とする特許請
   求の範囲第１項、第２項もしくは第３項記載の半導体装
   置。