JPS6173297A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS6173297A JPS6173297A JP59194655A JP19465584A JPS6173297A JP S6173297 A JPS6173297 A JP S6173297A JP 59194655 A JP59194655 A JP 59194655A JP 19465584 A JP19465584 A JP 19465584A JP S6173297 A JPS6173297 A JP S6173297A
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- JP
- Japan
- Prior art keywords
- memory cell
- storage node
- gate
- capacitance
- driving
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［技術分野］
本発明は、高集積スタティックＲＡＭのメモリセルに適
用して有効な技術に関する。
用して有効な技術に関する。
［背景技術］
スタティックＲＡＭは、負荷抵抗と駆動用ＭＩＳＦＥＴ
（絶縁ゲート型電界効果トランジスタ）からなる一対
のインバータ回路の入出力を交差結合したフリップフロ
ップと、一対のトランスファゲート用Ｍ ｒ Ｓ ＦＥ
Ｔとをひとつのメモリセルとして構成したものである。
（絶縁ゲート型電界効果トランジスタ）からなる一対
のインバータ回路の入出力を交差結合したフリップフロ
ップと、一対のトランスファゲート用Ｍ ｒ Ｓ ＦＥ
Ｔとをひとつのメモリセルとして構成したものである。
トランスファゲート用Ｍ Ｉ Ｓ ＦＥＴはメモリセル
の記憶ノードに接続されていて、アドレスされるブリッ
プフロップのデータの読み書きを制御している。
の記憶ノードに接続されていて、アドレスされるブリッ
プフロップのデータの読み書きを制御している。
ところで、半導体装置の高集積化によって、メモリセル
を形成する各素子の寸法は微細化され。
を形成する各素子の寸法は微細化され。
さらに、負荷抵抗も電力消費の観点から高抵抗のものが
用いられている。この種従来のスタティックＲＡＭにお
いてソフトエラーが生じやすくなっているのを本発明者
は見出した。すなわち、半導体装置のパッケージやモリ
ブデンシリサイド等のワード線等の材料からランダムに
発生する高エネルギーのα線が半導体基板内に入ると電
子正孔対を発生させる６高集積化によってメモリセルの
記憶ノードの容量が小さくなっているので、外部から導
入される電子正孔対の影響によって、記憶ノードの電荷
が失なわれて、容易にソフトエラーの原因となる。
用いられている。この種従来のスタティックＲＡＭにお
いてソフトエラーが生じやすくなっているのを本発明者
は見出した。すなわち、半導体装置のパッケージやモリ
ブデンシリサイド等のワード線等の材料からランダムに
発生する高エネルギーのα線が半導体基板内に入ると電
子正孔対を発生させる６高集積化によってメモリセルの
記憶ノードの容量が小さくなっているので、外部から導
入される電子正孔対の影響によって、記憶ノードの電荷
が失なわれて、容易にソフトエラーの原因となる。
なお、スタティックＲＡＭのα線によるソフトエラーの
防止については、たとえば、特願昭５７−１６３８８９
号に示される技術がある。
防止については、たとえば、特願昭５７−１６３８８９
号に示される技術がある。
［発明の目的］
本発明の目的は、高集積・低電力消費のスタティックＲ
ＡＭのソフトエラーを減少させる技術を提供するもので
ある６ 本発明の前記ならびにそのほかの目的と特徴は。
ＡＭのソフトエラーを減少させる技術を提供するもので
ある６ 本発明の前記ならびにそのほかの目的と特徴は。
本明細書の記述および添付図面からあきらかになるであ
ろう。
ろう。
［発明の概要］
本願において開示される発明のうち代表的なものの概要
を簡単に説明すれば、下記のとおりである。
を簡単に説明すれば、下記のとおりである。
すなわち、メモリセルを構成する駆動用ＭＩＳＦＥＴの
半導体領域に積極的に容量を付加することにより、高集
積化によって減少している記憶ノードの容量を増やすこ
とができる。このため、外部要因によって発生した電子
の記憶ノードの電荷を打ち消すことへの影響が軽減され
、ソフトエラーを生ずるまでには至らない。
半導体領域に積極的に容量を付加することにより、高集
積化によって減少している記憶ノードの容量を増やすこ
とができる。このため、外部要因によって発生した電子
の記憶ノードの電荷を打ち消すことへの影響が軽減され
、ソフトエラーを生ずるまでには至らない。
また、付加する容量を記憶ノードの半導体領域内に埋込
み形成しているので、メモリセルの面積を極端に大きく
することがなく、高集積化の妨げとなることもない。
み形成しているので、メモリセルの面積を極端に大きく
することがなく、高集積化の妨げとなることもない。
［実施例］
以下本発明の半導体装置を６素子からなるメモリセルに
適用した一実施例を図面を参照して説明する。
適用した一実施例を図面を参照して説明する。
第１図はポリシリコン高抵抗負荷を用いた６素子メモリ
セルの代表的な一例を示す回路図である。
セルの代表的な一例を示す回路図である。
図においてＲ１およびＲ２はポリシリコン高抵抗負荷で
あり、リン等の不純物をドープしないノンドープのポリ
シリコンによって形成されている。
あり、リン等の不純物をドープしないノンドープのポリ
シリコンによって形成されている。
これら負荷Ｒ＋およびＲ２を駆動する駆動用ＭＩＳ Ｆ
Ｅ Ｔ Ｑ ＋およびＣ２のドレインは各々の負荷抵
抗Ｒ１およびＲ２の一端に接続され１両負荷抵抗の他端
は共通接続されて電源電圧Ｖｃｃが供給されている。ま
た、駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＩおよびＣ２
のソースは共通接続されて接地されている。
Ｅ Ｔ Ｑ ＋およびＣ２のドレインは各々の負荷抵
抗Ｒ１およびＲ２の一端に接続され１両負荷抵抗の他端
は共通接続されて電源電圧Ｖｃｃが供給されている。ま
た、駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＩおよびＣ２
のソースは共通接続されて接地されている。
負荷抵抗Ｒ１と駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ ＋
よりなるインバータと、負荷抵抗Ｒ２と駆動用ＭＩＳＦ
ＥＴ Ｑ ２よりなるインバータとは、各々の入出力が
たがいに交差結合されてフリップフロップを形成してい
る。
よりなるインバータと、負荷抵抗Ｒ２と駆動用ＭＩＳＦ
ＥＴ Ｑ ２よりなるインバータとは、各々の入出力が
たがいに交差結合されてフリップフロップを形成してい
る。
フリップフロップの記憶ノードである負荷抵抗Ｒ２およ
びＲ２と駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉおよび
Ｃ２の各々の接続点には、トランスファゲート用Ｍ Ｉ
５ＦＥＴＱ３およびＣ４の一方のソースまたはトレイ
ン領域が接続されている。トランスファゲート用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ３およびＣ４のゲートは共通接
続されワード線Ｗを形成し、他方のソースまたはドレイ
ン領域は各々相補データ線りおよび百に接続している。
びＲ２と駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ Ｉおよび
Ｃ２の各々の接続点には、トランスファゲート用Ｍ Ｉ
５ＦＥＴＱ３およびＣ４の一方のソースまたはトレイ
ン領域が接続されている。トランスファゲート用Ｍ Ｉ
Ｓ Ｆ Ｅ Ｔ Ｑ ３およびＣ４のゲートは共通接
続されワード線Ｗを形成し、他方のソースまたはドレイ
ン領域は各々相補データ線りおよび百に接続している。
記憶ノードには、駆動用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ Ｑ
＋およびＣ２のドレイン容量や配線容量等の容量が存在
している。しかしながら、高集積化によりこの容量が減
少しているのでソフトエラーの頻度が高くなっている。
＋およびＣ２のドレイン容量や配線容量等の容量が存在
している。しかしながら、高集積化によりこの容量が減
少しているのでソフトエラーの頻度が高くなっている。
本発明においては、駆動用ＭＩ ＳＦＥ Ｔ Ｑ Ｉお
よびＣ２のトレインソース間に図示するように容量Ｃ１
およびＣ２を付加することによってこのソフトエラーの
問題を解決している。
よびＣ２のトレインソース間に図示するように容量Ｃ１
およびＣ２を付加することによってこのソフトエラーの
問題を解決している。
第１図に示した付加容量Ｃ１およびＣ２の好ましい態様
として、第２＠および第３図しこ示す埋込み型容量を説
明する。第２図は、第１図に示すメモリセルの記憶ノー
ド周辺部の要部を示す平面図であり、第３図は第２図の
■−■線に沿った断面構造図である。図中符号１は半導
体基板（もしくはウェル）を示し、たとえばＰ型シリコ
ン半導体より形成されている。この基板１には駆動用Ｍ
ｌ５ＦＥＴおよびトランスファゲート用ＭＩＳＦＥＴ
のソースまたはドレイン領域であるＮ＋型半導体領域２
，３．４が形成されている。半導体領域２は駆動用Ｍ
Ｉ Ｓ ＦＥＴ（Ｃ２）のソース、半導体領域３は駆動
用Ｍ ｒ Ｓ Ｆ Ｅ Ｔ（Ｃ２）のドレインおよびト
ランスファゲート用Ｍ Ｉ Ｓ ＦＥＴ（Ｃ４）のソー
スまたはドレイン、そして半導体領域４はトラレスファ
ゲート用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ（Ｃ４）のドレインで
ある。符号５は駆動用Ｍ Ｉ Ｓ ＦＥＴ（Ｃ２）のゲ
ートであり、たとえば一層目のポリシリコンゲートであ
る。また、符号６はトランスファゲート用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ（Ｑ４ ）のゲートであり、同様に一層目の
ポリシリコンゲートで形成されたワード線である。トラ
ンスファゲート用Ｍ Ｉ Ｓ ＦＥＴの半導体領域４か
らは前記ワード線に直交するデータ線（図示せず）がコ
ンタクト部７を介して引出されている。このデータ線は
、たとえば第３層目のアルミニウム配線より形成されて
いる。第２層目は高抵抗負荷（第１図のＲ，、Ｒ２）を
形成する不純物がドープされないポリシリコンが用いら
れている。
として、第２＠および第３図しこ示す埋込み型容量を説
明する。第２図は、第１図に示すメモリセルの記憶ノー
ド周辺部の要部を示す平面図であり、第３図は第２図の
■−■線に沿った断面構造図である。図中符号１は半導
体基板（もしくはウェル）を示し、たとえばＰ型シリコ
ン半導体より形成されている。この基板１には駆動用Ｍ
ｌ５ＦＥＴおよびトランスファゲート用ＭＩＳＦＥＴ
のソースまたはドレイン領域であるＮ＋型半導体領域２
，３．４が形成されている。半導体領域２は駆動用Ｍ
Ｉ Ｓ ＦＥＴ（Ｃ２）のソース、半導体領域３は駆動
用Ｍ ｒ Ｓ Ｆ Ｅ Ｔ（Ｃ２）のドレインおよびト
ランスファゲート用Ｍ Ｉ Ｓ ＦＥＴ（Ｃ４）のソー
スまたはドレイン、そして半導体領域４はトラレスファ
ゲート用Ｍ Ｉ Ｓ Ｆ Ｅ Ｔ（Ｃ４）のドレインで
ある。符号５は駆動用Ｍ Ｉ Ｓ ＦＥＴ（Ｃ２）のゲ
ートであり、たとえば一層目のポリシリコンゲートであ
る。また、符号６はトランスファゲート用Ｍ Ｉ Ｓ
Ｆ Ｅ Ｔ（Ｑ４ ）のゲートであり、同様に一層目の
ポリシリコンゲートで形成されたワード線である。トラ
ンスファゲート用Ｍ Ｉ Ｓ ＦＥＴの半導体領域４か
らは前記ワード線に直交するデータ線（図示せず）がコ
ンタクト部７を介して引出されている。このデータ線は
、たとえば第３層目のアルミニウム配線より形成されて
いる。第２層目は高抵抗負荷（第１図のＲ，、Ｒ２）を
形成する不純物がドープされないポリシリコンが用いら
れている。
前記拡散層領域３はメモリセルの記憶ノードを形成して
いる。この拡散層領域３内には、縦方向に基板１（ある
いはウェル）まで延びる溝８（第３図参照）が形成され
、溝８の内周面には絶縁膜９が形成されている。この絶
縁＄９は、たとえば。
いる。この拡散層領域３内には、縦方向に基板１（ある
いはウェル）まで延びる溝８（第３図参照）が形成され
、溝８の内周面には絶縁膜９が形成されている。この絶
縁＄９は、たとえば。
溝掘り後の熱酸化による５ｉ０２膜等である。この溝８
内には公知の技術を用いて、たとえば、リンをトープし
たポリシリコン等の導電体１０が埋込まれている。従っ
て、基板１．絶縁膜９、および導電体１０によって埋込
み型の付加容量（第１図のＣ，、Ｃ２）が形成できる。
内には公知の技術を用いて、たとえば、リンをトープし
たポリシリコン等の導電体１０が埋込まれている。従っ
て、基板１．絶縁膜９、および導電体１０によって埋込
み型の付加容量（第１図のＣ，、Ｃ２）が形成できる。
ポリシリコン等によって溝８内に埋込まれた導電体１０
と、拡散層領域３（すなわち、駆動用ＭＩＳＦＥＴのド
レイン）との電気的接続をとるために、各々の上表面に
また一ｈ＜るポリシリコン層１１が形成されている。こ
のポリシリコン層１１は前述した高抵抗負荷に接続され
ている。なお。
と、拡散層領域３（すなわち、駆動用ＭＩＳＦＥＴのド
レイン）との電気的接続をとるために、各々の上表面に
また一ｈ＜るポリシリコン層１１が形成されている。こ
のポリシリコン層１１は前述した高抵抗負荷に接続され
ている。なお。
第３図において、符号１２，１３．１４は、それぞれ、
ゲート５ｉ０２膜、フィールド５ｉ０２膜、および層間
絶縁膜である。
ゲート５ｉ０２膜、フィールド５ｉ０２膜、および層間
絶縁膜である。
このような構成になる負荷容量は、一方の電極が基板１
（あるいはウェル）に電気的に接続され。
（あるいはウェル）に電気的に接続され。
他方の電極である導電体１０がポリシリコン層１１を介
して拡散層領域３に電気的に接続されている。このため
、駆動用ＭＩＳＦＥＴのソースドレイン間に付加容量Ｃ
ｔ 、 Ｃ２が加わる。また、埋込み型の容量Ｃ，，Ｃ
２であるため、拡散層領域３内に形成できメモリセルの
平面的な大きさを増やすことはない。
して拡散層領域３に電気的に接続されている。このため
、駆動用ＭＩＳＦＥＴのソースドレイン間に付加容量Ｃ
ｔ 、 Ｃ２が加わる。また、埋込み型の容量Ｃ，，Ｃ
２であるため、拡散層領域３内に形成できメモリセルの
平面的な大きさを増やすことはない。
［効果］
以上説明したように、本発明の半導体装置においては、
メモリセルの記憶ノードに容量を積極的に付加している
ので、高集積化による記憶ノードの容量減少を補償する
ことができる。このため。
メモリセルの記憶ノードに容量を積極的に付加している
ので、高集積化による記憶ノードの容量減少を補償する
ことができる。このため。
ソフトエラーの発生する頻度を抑制するという効果が得
られる。
られる。
また、付加容量を記憶ノードの拡散層領域に形成するの
で容量のための平面的スペースを新たに用意する必要も
なく、高集積化を損なうこともないという効果が得られ
る。
で容量のための平面的スペースを新たに用意する必要も
なく、高集積化を損なうこともないという効果が得られ
る。
以上本発明者によってなされた発明を実施例にもとづき
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
具体的に説明したが、本発明は上記実施例に限定される
ものではなく、その要旨を逸脱しない範囲で種々変更可
能であることはいうまでもない。
［利用分野］
本発明は、スタティックＲＡＭ、特に高抵抗負荷を有し
たスタティックＲＡＭ、あるいはこのようなスタティッ
クＲＡＭをメモリセルとして内蔵する各種の集積回路に
適用できる。
たスタティックＲＡＭ、あるいはこのようなスタティッ
クＲＡＭをメモリセルとして内蔵する各種の集積回路に
適用できる。
第１図は、本発明の半導体装置を６素子メモリセルに適
用した代表的回路図、 第２図は、第１図に示すメモリセルの記憶ノード周辺部
の要部を示す平面図。 第３図は、第２図の■−■矢視線に沿った断面構造図で
ある。 Ｑｌ、Ｑ２・・・駆動用Ｍ Ｉ ５ＦＥＴ、Ｒ＋ 、Ｒ
２・・・高抵抗負荷、Ｑ：］ 、Ｑ４・・・トランスフ
ァゲート用ＭＩ ５ＦＥＴ、Ｃ＋ 、Ｃ２・・・付加容
量。 Ｗ・・・ワード線、Ｄ、Ｄ・・・データ線、１・・・半
導体基板、２，３．４・・・拡散層領域、５．６・・・
ゲート、７・・・コンタクト部、８・・・溝、９・・・
絶縁膜、１０・・・導電体、１１・・・ポリシリコン層
、１２・・・ゲート５ｉ０２膜、１３・・・フイ第
１ 閏 第 ２ 図 り 第 ３ 図
用した代表的回路図、 第２図は、第１図に示すメモリセルの記憶ノード周辺部
の要部を示す平面図。 第３図は、第２図の■−■矢視線に沿った断面構造図で
ある。 Ｑｌ、Ｑ２・・・駆動用Ｍ Ｉ ５ＦＥＴ、Ｒ＋ 、Ｒ
２・・・高抵抗負荷、Ｑ：］ 、Ｑ４・・・トランスフ
ァゲート用ＭＩ ５ＦＥＴ、Ｃ＋ 、Ｃ２・・・付加容
量。 Ｗ・・・ワード線、Ｄ、Ｄ・・・データ線、１・・・半
導体基板、２，３．４・・・拡散層領域、５．６・・・
ゲート、７・・・コンタクト部、８・・・溝、９・・・
絶縁膜、１０・・・導電体、１１・・・ポリシリコン層
、１２・・・ゲート５ｉ０２膜、１３・・・フイ第
１ 閏 第 ２ 図 り 第 ３ 図
Claims (1)
- 【特許請求の範囲】 １、負荷抵抗と駆動用ＭＩＳＦＥＴからなる一対のイン
バータ回路の入出力を交差結合したフリップフロップと
、一対のトランスファゲート用ＭＩＳＦＥＴとより成る
メモリセルを有し、前記駆動用ＭＩＳＦＥＴのソース・
ドレイン間に容量を付加したことを特徴とする半導体装
置。 ２、前記容量が、前記メモリセルの記憶ノードを形成す
る拡散層領域に形成された埋込み型の容量であることを
特徴とする特許請求の範囲第１項記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194655A JPS6173297A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59194655A JPS6173297A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6173297A true JPS6173297A (ja) | 1986-04-15 |
Family
ID=16328115
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59194655A Pending JPS6173297A (ja) | 1984-09-19 | 1984-09-19 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6173297A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20030011232A (ko) * | 2001-07-12 | 2003-02-07 | 미쓰비시덴키 가부시키가이샤 | 소프트 에러 내성을 향상시킨 반도체 기억 회로 |
| KR100418233B1 (ko) * | 2000-07-31 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
| US7350021B2 (en) | 2005-09-30 | 2008-03-25 | International Business Machines Corporation | Method of controlling write and read of data for tape recording apparatus |
-
1984
- 1984-09-19 JP JP59194655A patent/JPS6173297A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100418233B1 (ko) * | 2000-07-31 | 2004-02-11 | 미쓰비시덴키 가부시키가이샤 | 반도체 기억 장치 |
| KR20030011232A (ko) * | 2001-07-12 | 2003-02-07 | 미쓰비시덴키 가부시키가이샤 | 소프트 에러 내성을 향상시킨 반도체 기억 회로 |
| US7350021B2 (en) | 2005-09-30 | 2008-03-25 | International Business Machines Corporation | Method of controlling write and read of data for tape recording apparatus |
| WO2007096990A1 (ja) * | 2006-02-24 | 2007-08-30 | Fujitsu Limited | メモリ回路、およびそれを用いた半導体装置 |
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