JPH06216343A - 半導体装置用同軸遮蔽構造 - Google Patents

Abstract

(57)【要約】 【目的】 本発明の目的は、外側導体内に配置され誘電
体によって外側導体から絶縁されている信号担体を有す
るオンチップ同軸ケーブル構造を提供することである。 【構成】 半導体ダイス上において上部導体、下部導
体、第１の側部導体、及び第２の側部導体の間に配置さ
れ、且つそれらから絶縁されている信号導体を具備し、
上記上部導体、下部導体、第１の側部導体、及び第２の
側部導体が電気的にバイアスされていることを特徴とす
る。 【効果】 本発明の構造は、特別な処理段階を付加する
ことなく二重金属構造の装置の処理中に形成させること
ができ、外側導体を接地することによって雑音排除特性
を高めることができる。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は集積半導体装置に関し、
具体的にはこれらの装置の信号伝送線レイアウトに関す
る。

【０００２】

【従来の技術】大容量のダイナミックランダムアクセス
メモリ（ＤＲＡＭ）型の半導体の開発を追求することが
周知の目標である。この分野は White、McAdams 及び R
edwineの合衆国特許 4,081,701号に示された 16 Ｋ型の
ＤＲＡＭ、及び Raoの合衆国特許4,055,444 号に示され
た 64 Ｋ型のＤＲＡＭから、McElroy の合衆国特許 4,6
58,377号に示された１Ｍ型のＤＲＡＭまで着実に前進し
てきた。現在では４Ｍ型のＤＲＡＭが生産されている。
現在、サブミクロン技術の 16 Ｍ ＤＲＡＭの生産計画
が存在しており、05/21/91付 Shen 、Yashiro 、McKee
及び Chungの合衆国特許 5,017,506号には高密度 16 Ｍ
ＤＲＡＭの製造に適するプロセスが開示されている。
より大きいＤＲＡＭの開発を進める１つの理由は、Kuo
の合衆国特許4,240,092 号（平面コンデンサセル）、及
び Baglee らの合衆国特許 4,721,987号（溝コンデンサ
セル）に示されているように、メモリセルのジオメトリ
を減少させるためである。上記合衆国特許 5,017,506号
に記載されている 16 Ｍ ＤＲＡＭはサブミクロンの寸
法を有している。

【０００３】

【発明が解決しようとする課題】高密度装置を製造する
際に設計者が遭遇する問題は雑音である。望ましくない
幾つかの項目の中でも雑音は、回路を偶発的にスイッチ
させる恐れがあり、データを失わせる恐れがあり、そし
て信号レベルを妨害する恐れがある。ジオメトリを減少
させ続け、装置を半導体ダイス上により緻密にパックし
始めるにつれて、雑音が諸問題を惹起する機会が増加す
る。

【０００４】

【課題を解決するための手段】本発明の目的は、集積半
導体装置内の雑音を軽減させることである。本発明の別
の目的は、集積半導体装置における雑音遮蔽を提供する
ことである。本発明は、導体によって伝送される信号に
悪影響を与える雑音を低減させるオンチップ同軸ケーブ
ルを提供する。信号導体は半導体チップ上に敷設され
る。この信号導体は第２の導体内に配置され、それとは
絶縁されている。二重レベル金属のようなマルチレベル
金属装置では、信号導体を第１のレベルの金属で形成さ
せ、第２の導体をこれも第１のレベルの金属で形成させ
ることができる。第１のレベルの金属は、第１の信号導
体を該導体に沿って形成される第２の導体の部分から分
離させるようにパターン化される。第２のレベルの金属
と、ポリシリコンのような導電性材料のレベルとによっ
て、第２の導体の形成を完了させることができる。ポリ
シリコンのレベルを信号導体の下に配置し、雑音をさら
に低下せしめるためにある電圧電位に接続することがで
きる。第２のレベルの金属が信号導体の上に配置されて
いる。信号導体と第２の導体との間を絶縁するために、
酸化物絶縁体を設けることができる。通路（ via）のよ
うなレベル間コネクタ及び酸化物絶縁体内の接点によっ
て、種々レベルにある第２の導体の間の電気的結合を可
能にしている。信号担体は半導体チップ上の外側導体の
内部に中心決めされ、それから絶縁されていて、信号担
体を雑音妨害から保護する同軸ケーブルがチップ上に形
成される。

【０００５】本発明の他の目的及び長所は以下の添付図
面に基づく説明から明白に成るであろう。

【０００６】

【実施例】図１を参照する。本発明の雑音遮蔽構造は、
テキサス・インスツルメンツ・インコーポレーテッドに
譲渡された 05/21/91 付合衆国特許 5,017,506号に記載
されているようなサブミクロンプロセスによって半導体
チップ１０（以下に、場合に応じてサブストレート、ま
たはウエーハと称することがある）の１つの面内に形成
されたＤＲＡＭアレイ１２を有する半導体チップ１０上
の信号を絶縁するために使用することができる。ＤＲＡ
Ｍ回路は、例えば 16 ＭビットＤＲＡＭであってよい。
ＤＲＡＭアレイ１２は、４メガバイトの４つのメモリ象
限１２ａ−１２ｄに分割され、各象限はシリコンで形成
されている半導体チップ１０の活動面内に位置してい
る。各メモリ象限１２ａ−１２ｄは、256 Ｋバイトずつ
の 16 のメモリブロック１６を含む。各メモリブロック
１６は、 2048 本のビット線１７（または列）と、 102
4 のセンス増幅器と、256 本の語線１９（または行）を
含んでいる（これらのビット線、語線、及びセンス増幅
器は明瞭化のために図１には示してない）。列デコーダ
１８は、それらの関連メモリアレイ象限に接してチップ
の水平軸２３に沿って配置されている。行デコーダ２０
は、それらの関連メモリアレイ象限に接してチップの垂
直軸２５に沿って配置されている。入力バッファ、出力
バッファ、タイミング回路及び制御回路のような装置を
含む周辺回路２２は周辺のサブストレート上に形成さ
れ、チップの水平軸に沿って中心に配置され、一方ボン
ディングパッド２４はチップの垂直軸に沿って中心に配
置されている。明瞭化のために図１には示してないが、
このＤＲＡＭはアドレス信号 A0−A11 を受け、その動
作は標準信号である行アドレスストローブ RAS信号、列
アドレスストローブ CAS信号、及び書き込み許可Ｗ信号
によって制御される。半導体チップ１０の大きさは約 3
27×660 ミルである。

【０００７】図２はカプセル封じされたチップ１０の斜
視図であってカプセル材料２６を透明にして内部を示し
てあり、一方図３は分解図である。チップ１０はリード
オーバーチップセンターボンド（ LOCCB）型の薄いプラ
スチック製の小さい外形のＪ型パッケージ内にカプセル
封じされている。チップ１０はリードフレーム３０の下
に配置されている。ポリイミドテープ３２の２つのスト
リップがチップ１０の垂直軸２５に沿い、ボンディング
パッド２４を覆わずに露出させるように、ボンディング
パッド２４の両側に位置決めされている。組立てた時、
ボンディングパッド２４はＶ_dd電源バス３６とＶ_ss電源
バス３８との間に位置し、種々のボンディングパッド２
４はこれらの電源バスから半導体チップ１０への多重接
続を可能ならしめる。ワイヤーボンド４０ａのような他
のワイヤーボンドは電源バスをまたいでリードフィンガ
ー４０をボンディングパッド２４に取り付けている。こ
れらの交差したワイヤーボンドは電源バスに接触するこ
とはなく、短絡は生じない。カプセル封じされたパッケ
ージの寸法はほぼ 400×725 ミルである。

【０００８】図４はＤＲＡＭアレイ１２の一部の上面図
である。ＤＲＡＭアレイ１２のメモリセルは、サブミク
ロン技術によって得られた溝コンデンサ型である。これ
らのメモリセルは二重語線ピッチ内に展開され、サブス
トレート１０内に約６ミクロンの深さに伸びている。ビ
ット線１７はポリサイド（ policide ）であり、雑音排
除特性を改善するために三重にツイストされている。語
線１９はポリシリコンであり、 64 ビット置きにストラ
ップされている。

【０００９】図５はＤＲＡＭアレイ１２の一部の斜視図
であり、図６は断面図である。相互接続金属−２層４２
は語線ストラッピングを達成し、後述するように、本発
明の雑音遮蔽構造に使用することができる。金属−２層
４２は、半導体チップ１０の第２のレベルの金属であ
る。酸化物層４７が金属−２層４２を金属−１層４９か
ら分離している。金属−１層４９はマルチレベル相互接
続金属４９であってビット線への接続を達成し、雑音遮
蔽構造に使用することができる。金属−１層４９は、半
導体チップ１０の第１層の金属である。従って、半導体
チップ１０上に形成された集積回路メモリ装置は、第１
金属層４９と第２金属層４２とを有する二重レベル金属
構造である。

【００１０】酸化物層５１は相互接続金属−１層４９の
下に横たわっていて、珪化物ビット線１７と第１金属層
４９との間を絶縁している。ビット線１７は、ポリシリ
コンの層１７ｂ上に横たわるチタン窒化物の層１７ａか
らなっている。酸化物層５３がビット線１７の下に、そ
して語線１９の上に位置している。ポリシリコンの語線
１９は、約 0.6ミクロンのサブミクロン幅を有してい
る。語線１９ａはパストランジスタ４３のゲートを形成
している。これは酸化物層５４によってサブストレート
１０から分離されている。語線１９ｃ及び１９ｄは上側
溝コンデンサ４４及び４５の上を通過し、他の溝コンデ
ンサ（図示してない）に接続している。これらの語線は
酸化物層５５によってポリシリコンフィールド板４８か
ら分離されている。語線１９は窒化物の側壁５７を有し
ている。Ｎ＋拡散層５９がビット線接点１５の下方のＰ
−タンク６０内の、語線１９ａと溝コンデンサ４４との
間に位置している。このようにして、Ｎ＋拡散層５９は
パスゲートトランジスタ４３のソース５６及びドレイン
５８を形成している。フィールド板４８の下側の、溝コ
ンデンサ４４と４５とを分離している溝と溝との間の空
間には窒化物層６１が配置される。窒化物層６１とＰ−
タンク６０との間には酸化物層６２が位置している。こ
れはシリコンサブストレート１０と窒化物層６１との間
のバッファ層として働き、フィールド板絶縁用誘電体の
部分である。溝コンデンサ４４及び４５はＰ−タンク６
０を通ってシリコンウエーハ１０のＰサブストレート内
まで伸びている。溝コンデンサ壁の外側に注入された砒
素の層５０はコンデンサのＮ＋ストレージノードを発生
する。溝コンデンサ壁は、砒素溝壁注入とポリシリコン
フィールド板４８との間で（記憶）誘電体として働く酸
化物及び窒化物の層５２を含む。転送トランジスタ４３
及び溝コンデンサがメモリセル４６を構成する。

【００１１】図７は転送トランジスタ４３及び溝コンデ
ンサ４４の電気的動作を説明するための回路図である。
データをメモリセル４６に記憶させる場合、データ（
3.3Ｖまたは 0.0Ｖ）がビット線１７上に印加され、高
電圧（約 6Ｖ）信号がゲート５４に印加される。ビット
線１７上に印加された電圧はソース５６を介して記憶誘
電体５２に伝えられる。フィールド板４８は約 1.65 Ｖ
の参照電位に結合されており、従ってビット線１７によ
って印加された電圧は記憶誘電体５２に記憶される。記
憶誘電体５２にデータを記憶させるためには、ゲート５
４から正の電圧を取り除いてソース５６とドレイン５８
との間の導電を停止させる。

【００１２】図８は、バイアス電圧Ｖ_ARRAY 及びＶ_PERI
を発生するオンチップ電圧調整器システム６４のブロッ
ク線図である。これらのバイアス電圧は、本発明の雑音
遮蔽構造によって保護することができる。ＤＲＡＭは、
典型的には 5Ｖである外部正電圧Ｖ_ddを受ける。オンチ
ップ電圧調整器システム６４はアレイ１２（それに付属
するセンス増幅器のような回路を含むが、ここではまと
めてアレイ１２と称する）及び周辺回路のための異なる
バイアス電圧を供給する。この場合、アレイ１２とメモ
リコンデンサ誘電体の時間依存誘電体降伏とによる電力
消散を減少させるように、外部から印加される 5ＶのＶ
_dd電圧より低い電圧でアレイ１２をバイアスすることが
望ましい。これはまた、トランジスタの薄いゲート酸化
物の酸化物障害を防ぐのを援助する。ＤＲＡＭアレイ１
２は電圧Ｖ_ARRAY によって約 3.3Ｖにバイアスされ、周
辺回路２２は電圧Ｖ_PERIによって約 4Ｖにバイアスされ
る。周辺回路２２の性能が半導体装置の性能に直接影響
するから、アレイ１２をバイアスするために使用する電
圧よりも高い電圧で周辺回路２２をバイアスすることが
好ましい。しかしながら、アレイ１２及び周辺回路２２
の両者を同一の電圧でバイアスしても差し支えなく、電
圧調整器システム６４は、若干の変更を施せば、同じ値
の電圧Ｖ_ARRAY 及びＶ_PERIを供給することができる。Ｄ
ＲＡＭをラップトップコンピュータシステム（システム
のための電池駆動電圧は、典型的には約 2.8Ｖプラスま
たはマイナス約 0.8Ｖ程度である）内に組み込む場合の
ように、生成されるこれらのバイアス電圧は低くしても
差し支えない。上述の供給される同一電圧値は、電池か
らラップトップコンピュータに供給される値に等しくす
ることができる。また、半導体及びコンピュータ業界が
Ｖ_ddの供給を標準の 5Ｖから約 3Ｖに下げることに同意
する場合には、バイアス電圧Ｖ_ARRAY 及びＶ_PERIは相応
に低下させることが可能であり、また同一値とすること
ができる。

【００１３】図８において、バンドギャップ参照回路６
５は、乗算回路６６へ供給される電圧 V_ref を生成す
る。多くのバンドギャップ電圧参照発生器回路が知られ
ている。電圧Ｖ_ref は約 1.2Ｖの安定した参照電圧であ
る。電圧乗算回路６６は、多くの普通の構成の１つに従
って形成することができる。本例では、乗算回路６６は
電圧Ｖ_ref から線 MVA及び線 MVP上の２つの出力電圧を
生成する。線 MVA上の電圧は約 3.3Ｖ程度であり、線 M
VP上の電圧は約 4.0Ｖ程度である。

【００１４】バーンイン電圧発生器回路６７は、外部か
ら印加される電源電圧Ｖ_ddと共に変化する電圧を線 VLB
IN上に生成する。Ｖ_ddクランプ回路６８は線 VCLMP上に
電圧を生成し、この電圧は外部電圧Ｖ_ddがある値を超え
ていることを高Ｖ_dd検出回路７０が検出すると固定レベ
ルにクランプされる。線 MVA、線 VLBIN及び線 VCLMPは
Ｖ_ARRAY マルチプレクサ７２の入力に接続されている。
同様に、線 MVP、線 VLBIN及び線 VCLMPはＶ_PERIマルチ
プレクサ７４の入力に接続されている。

【００１５】Ｖ_ARRAY マルチプレクサ７２は、線 BINEN
上のバーンイン電圧検出器回路７６からの制御信号と、
線 CLMPEN 上の高Ｖ_dd検出回路７０からの制御信号とに
応答して、線 MVA、線 VLBIN及び線 VCLMPの１つからの
電圧を、その出力である線 VAR上に供給する。同様にＶ
_PERIマルチプレクサ７４は、線 VINEN及び線 CLMPEN上
の信号に依存して線 MVP、線 VLBIN及び線 VCLMPの１つ
からの電圧を線 VPR上に出力する。両マルチプレクサか
らの線 VAR及び線 VPR上の電圧出力を、本発明のオンチ
ップ雑音遮蔽によって有利に保護することができる。両
マルチプレクサからの線 VAR及び線 VPR上の電圧出力
は、安定な参照電圧である。これらはアレイ及び周辺回
路に給電するだけの十分な駆動能力は有していない。

【００１６】図８において、線 VAR及び線 VPR上の電圧
は、それぞれ２つの駆動回路７８及び８０に印加され
る。駆動回路７８は、主駆動回路７８Ｍ及びスタンバイ
駆動回路７８Ｓからなり、アレイ１２を電圧Ｖ_ARRAY で
駆動する。駆動回路８０は、主駆動回路８０Ｍ及びスタ
ンバイ駆動回路８０Ｓからなり、周辺回路２２を電圧Ｖ
_PERIで駆動する。主駆動回路７８Ｍ及び８０Ｍは、活動
動作中に、それぞれアレイ１２及び周辺回路２２にバイ
アス電圧を供給し、一方スタンバイ駆動回路７８Ｓ及び
８０Ｓは、回路がスタンバイ状態にある時に、それぞれ
アレイ１２及び周辺回路２２にバイアス電圧を供給す
る。スタンバイ駆動回路７８Ｓ及び８０Ｓは主駆動回路
７８Ｍ及び８０Ｍに類似した構造であるが、小さいトラ
ンジスタを使用してそれらから引き出す電流及びそれら
によって消散される電力がスタンバイ時間中には減少す
るようになっている。各駆動回路７８及び８０は、外部
からチップに供給されるＶ_ddによってバイアスされてい
る（図示してない）。駆動回路７８Ｍ、７８Ｓ、８０Ｍ
及び８０Ｓにそれぞれ接続されている線 VLA、VLAS、 V
LP及び VLPS はそれらへ許可信号を供給する。線 VLA及
び線 VLP上の許可信号をＤＲＡＭ１２によって受信され
る行アドレスストローブ（ RAS）信号から生成して主駆
動装置７８がメモリサイクルの活動部分の間だけ活動す
るようにすることができる。

【００１７】サブストレートバイアス検出回路８２は、
サブストレートポンプ回路８４によって発生されるサブ
ストレート電圧Ｖ_bbに接続されている。駆動回路７８及
び８０はサブストレートバイアス検出回路８２からの信
号 VBBO を受けている。低論理活動状態の信号 VBBO も
駆動回路７８及び８０の制御信号である。信号 VBBO
は、サブストレートバイアスＶ_bbをＶ_ssに対して測定し
た時にＶ_bbが不十分であると低論理レベルになる。駆動
回路はサブストレートバイアス検出回路８２の VBBO 出
力に応答するので、サブストレートバイアスが失われた
場合にはアレイ１２及び周辺回路２２に供給される電力
が低下する。アレイ１２及び周辺回路２２の電力低下
は、ＣＭＯＳ構造に固有の寄生ＳＣＲのラッチアップに
よる破壊から集積回路のこれらの部分を保護するのを援
助する。

【００１８】サブストレートポンプ回路８４が発生する
電圧Ｖ_bbは、チップに印加されているＶ_ssまたは接地電
位に対して半導体サブストレート１０を約−2.0 Ｖにバ
イアスするために使用される。図９は、半導体チップ上
の電圧調整器システムの部分的なレイアウトをブロック
で示す図である。システムはメモリアレイ象限間のチッ
プ領域内に配置されている。ブロック８４はバンドギャ
ップ参照回路６５、乗算回路６６、マルチプレクサ７
２、７４の組み合わせを示している。ブロック８４は安
定した参照電圧Ｖ _ARRAY 及びＶ_PERIを出力する。電圧Ｖ
_ARRAY 及びＶ_PERIはメモリアレイ象限に続く周辺回路に
沿って走り、それぞれＶ_ARRAY 駆動回路及びＶ_PERI駆動
回路にバイアスを供給する。明瞭化のために、図１で説
明したメモリ象限のための行デコーダは図９には示して
ない。行デコーダが作動し、駆動回路が作動し、そして
図示はしてない他の信号が電圧線 VAR及び VPR付近を走
ったり、またはこれらの線と交差したりすると、これら
の鋭敏な信号レベルに雑音が悪影響を及ぼす機会が多く
ある。しかしながら、これらの電圧線は本発明の好まし
い実施例の雑音遮蔽構造によって雑音から保護されてい
る。

【００１９】図１０は本発明の好ましい実施例の一部分
の端面を示す斜視図である。オンチップ雑音遮蔽構造９
０は、中心導体４９ｃ上を伝送される信号のための雑音
遮蔽になる。図８及び９の安定な参照電圧Ｖ_ARRAY 及び
Ｖ_PERIは、それらをオンチップ同軸ケーブル構造を通し
て伝送することによって雑音に対して保護することがで
きる。雑音遮蔽構造を形成するために３レベルの導電性
材料が使用されている。図６に関して説明した二重レベ
ル金属ＤＲＡＭでは、上側レベルの導電性材料４２ａは
金属−２層４２で形成することができる。この上側レベ
ルの導電性材料４２ａは、中心導体４９ｃのための上側
雑音遮蔽を構成している。有利なことには、これは金属
層４２を形成する時にシリコンサブストレート上に形成
させることができる。導電性材料の下側の層１９ｇはゲ
ートポリシリコン１９で形成させることができる。ま
た、これはポリサイドビット線１７で形成させてもよ
い。下側の層１９ｇは中心導体４９ｃのための下側雑音
遮蔽になっている。有利なことには、これはゲートポリ
シリコン語線１９を形成する時にシリコンサブストレー
ト上に形成させることができる。中心導体４９ｃ及び側
部層４９ａ、４９ｂは、上側の導電レベルと下側の導電
レベルとの間の中間の導電レベルである。これらは金属
−１層４９で形成することができる。側部層４９ａ及び
４９ｂは、中心導体４９ｃのための側部雑音遮蔽を構成
している。中心導体４９ｃは、保護すべき信号を伝送す
る。例えば、中心導体４９ｃは電圧Ｖ_ARRAY を伝送す
る。有利なことには、側部遮蔽４９ａ、４９ｂ及び中心
導体４９ｃは、金属−１層４９を形成する時にシリコン
サブストレート上に形成させることができる。

【００２０】図１０において、上側絶縁体４７ａが上側
遮蔽４２ａを中心導体４９ｃから分離させている。ＤＲ
ＡＭ実施例における上側絶縁体４７ａは酸化物４７で形
成させ、酸化物４７と同時に処理することができる。下
側絶縁体５３ａが下側遮蔽１９ｇを中心導体４９ｃから
分離させている。図６のＤＲＡＭにおける下側絶縁体５
３ａは酸化物５３で形成させ、酸化物５３と同時に処理
することができる。

【００２１】図１０に示すように、側部遮蔽４９ａ及び
４９ｂは、導電性材料と同一レベルの中心導体４９ｃの
両側に位置している。これらは中心導体４９ｃから離間
し、分離されている。絶縁体４７ａは中心導体４９ｃと
側部遮蔽４９ａとを分離している空間を満たすことがで
き、また中心導体４９ｃと側部遮蔽４９ｂとを分離して
いる空間を満たすことができる。オンチップ雑音遮蔽９
０を形成させる場合、中間導電レベル金属−１層４９を
形成させた後に例えばエッチングすることによって該層
をパターン化し、中心導体４９ｃを側部遮蔽４９ａ及び
４９ｂから分離させることができる。後に例えば水蒸気
酸化を用いて成長させることによって酸化物層４７ａを
形成させる時に、中心導体４９ｃと横側導体との間の中
間導電レベルを絶縁用酸化物で充填することができる。

【００２２】図１０において、上側遮蔽４２ａ、側部遮
蔽４９ａ、４９ｂ、及び下側遮蔽４９ｃは全て互いに電
気的に接続されている。上側酸化物４７ａ内の通路が、
上側導電レベル遮蔽４２ａと中間導電レベル側部遮蔽４
９ａ、４９ｂとの間に電気的接続を与えるレベル間コネ
クタである。このような通路の１つ９２を図示してあ
る。通路９２は上側絶縁層４７ａ内のアパーチャからな
る。上側雑音遮蔽４２ａの金属が通路を埋め、側部遮蔽
４９ａとの電気的接続を行う。良好な電気的接続を得る
ために必要なだけの通路を設けることができる。上側遮
蔽４２ａと側部遮蔽４９ａとの間の接続を行う通路９２
は、明瞭化のために図示してない。同様に下側酸化物５
３ａ内の接続も、中間導電レベル側部遮蔽４９ａ、４９
ｂと下側導電レベル遮蔽１９ｇとの間の電気的接続を行
うレベル間コネクタによって達成される。コネクタとし
ての接点９４だけを図示してあるが、良好な電気的接続
を得るために必要なだけの接点を設けることができる。
周辺装置のための酸化物５３内に接点を形成する処理中
に酸化物５３ａ内の接点を形成させることができる。同
様に、酸化物４７内の通路を周辺装置上に形成させる時
に、酸化物４７ａ内の通路９２を形成させる。

【００２３】本雑音遮蔽構造は製造中の装置の一部とし
て処理することができるから、必ずしもそのようでなく
とも差し支えないが、この構造を装置のサイズに比肩し
得るサイズとすることができる。例えば、上述したメモ
リ装置では、ポリシリコン下側遮蔽１９ｇの厚みは約 3
000 Åである。酸化物５３の厚みは約 3000 Åであり、
酸化物４７ａの厚みは約 12000Åとすることができる。
上側雑音遮蔽４２ａの厚みは約 6000 Å、側部雑音遮蔽
４９ａ及び４９ｂの厚みは約 5500 Åとすることができ
る。

【００２４】図１１は半導体サブストレート上の同軸ケ
ーブル構造を示す。図１０の上側遮蔽４２ａ、下側遮蔽
１９ｇ、側部遮蔽４９ａ、４９ｂは全て電気的に接続さ
れており、従って図１１では導電性構造９６が中心導体
４９ｃを取り囲んでいるように示してある。導体４９ｃ
は導電性構造９６の中心に位置している。導体４９ｃが
内側導体を構成し、導電性構造９６が外側導体を構成し
ている。内側導体４９ｃは、絶縁体９８を構成している
誘電体（酸化物）４７ａ及び５３ａによって外側導体９
６から分離されている。内側導体４９ｃが外側導体９６
の内側中心にあり、外側導体９６から絶縁されているの
でオンチップ同軸ケーブル構造を形成しているのであ
る。中心導体４９ｃ内を走行する信号は、この同軸ケー
ブル構造によって雑音妨害から保護される。上述したメ
モリ装置の実施例では、外側導体９６はある電圧電位に
接続することができる。これは、下側ポリシリコン導体
１９ｇを半導体サブストレート上の接地電圧端子に接続
することによって容易に達成することができる。外側雑
音遮蔽を接地のような共通電圧電位に接続することによ
って、信号担体上の雑音妨害がより一層減少する。

【００２５】以上に説明したように、本発明は、外側導
体内に配置され誘電体によって外側導体から絶縁されて
いる信号担体を有するオンチップ同軸ケーブルを特徴と
している。外側導体を接地して雑音排除を更に高めるこ
とができる。有利なことには、本発明の構造は、特別な
処理段階を付加することなく二重金属装置の処理中に形
成させることが可能であり、ＤＲＡＭのような高密度二
重レベル金属装置に特に適している。

【００２６】以上に本発明をＤＲＡＭに関して、及び電
圧を雑音から分離することに関して説明したが、本発明
はＤＲＡＭまたはメモリ装置、または電圧伝送線に限定
されるものではない。本発明は一般的に、信号を雑音か
ら保護する必要があるような集積回路装置に広範に有用
である。限定するものではないが、本発明の恩恵を受け
る他の装置例は、論理装置、マイクロプロセッサ、制御
装置、及び線形装置を含むことができる。マイクロコン
ピュータ内のクロック線、及び論理装置内の事前緩衝さ
れた出力信号は、将に、保護の便益を受けることができ
る多くの信号の型の２つの例である。

【００２７】本発明を特定の実施例について説明した
が、この説明は本発明を限定する意図の下になされたも
のではない。当業者ならば、以上の説明から本発明の他
の種々実施例が明白であろう。従って特許請求の範囲
は、これらの変形実施例の何れも本発明の真の範囲及び
思想内にあるものとして、これらをカバーするものと信
ずる。

【００２８】以上の記載に関連して、以下の各項を開示
する。 （１） 半導体ダイス上において上部導体、下部導体、
第１の側部導体、及び第２の側部導体の間に配置され、
且つそれらから絶縁されている信号導体を具備し、上記
上部導体、下部導体、第１の側部導体、及び第２の側部
導体が電気的にバイアスされていることを特徴とする半
導体装置のための保護された信号導体。 （２） 上部導体、下部導体、第１の側部導体、及び第
２の側部導体は同一の電位で電気的にバイアスされるよ
うに互いに結合されている前記第１項に記載の保護され
た信号導体。 （３） 信号担体と上部導体、下部導体、第１の側部導
体、及び第２の側部導体との間には絶縁用誘電体が配置
され、信号担体を絶縁している前記第２項に記載の保護
された信号導体。 （４） 上部導体は絶縁用誘電体内の通路を通して側部
導体に結合され、側部導体は絶縁用誘電体内の接点を通
して下側導体に結合されている前記第３項に記載の保護
された信号導体。 （５） 半導体チップと、上記半導体チップ上に配置さ
れ、第２の導体の内側の中心に位置し且つ該第２の導体
から絶縁されている第１の導体とを具備することを特徴
とするオンチップ同軸ケーブル。 （６） 上記第２の導体が、上記第１の導体の上に配置
されている上側導体と、上記第１の導体の下に配置され
ている下側導体と、上記上側導体と下側導体との間にあ
って、上記第１の導体の一方の側に隣接して配置されて
いる第１の側部導体と上記上側導体と下側導体との間に
あって、上記第１の導体の別の側に隣接して配置されて
いる第２の側部導体とからなる前記第５項に記載のオン
チップ同軸ケーブル。 （７） 誘電体が、上記第１の導体と上記上側導体との
間と、上記第１の導体と上記下側導体との間と、上記第
１の導体と上記第１の側部導体との間と、上記第１の導
体と上記第２の側部導体との間に配置されている前記第
６項に記載のオンチップ同軸ケーブル。 （８） 上記上側導体、第１の側部導体、第２の側部導
体、及び下側導体は、上記誘電体内のアパーチャを通し
て互いに結合されている前記第７項に記載のオンチップ
同軸ケーブル。 （９） 上記上側導体、第１の側部導体、第２の側部導
体、及び下側導体は、接地電位に電気的にバイアスされ
ている前記第８項に記載のオンチップ同軸ケーブル。 （１０） 上記上側導体、第１の側部導体、第２の側部
導体、及び下側導体は、上記下側導体を半導体上の接地
電圧源に接続することによって接地電位に電気的にバイ
アスされている前記第８項に記載のオンチップ同軸ケー
ブル。 （１１） 半導体サブストレート上の信号導体を通して
伝送される信号に影響する雑音を防止するための構造で
あって、半導体サブストレート上に配置されている第１
のレベルの導電性材料と、上記第１のレベルの導電性材
料上に配置されている第１のレベルの絶縁材料と、上記
第１のレベルの絶縁材料上に配置され、上記信号導体が
第１の側部導体と第２の側部導体（両側部導体は上記第
１のレベルの絶縁材料内に配置されているレベル間コネ
クタを通して上記第１のレベルの導電性材料に接続され
ている）との間に位置し且つ両側部導体から離間するよ
うにパターン化されている第２のレベルの導電性材料
と、上記第２のレベルの導電性材料上に配置されている
第２のレベルの絶縁材料と、上記第２のレベルの絶縁材
料上に配置され、上記第２のレベルの絶縁材料内に配置
されているレベル間コネクタを通して上記第１の側部導
体及び第２の側部導体に接続されている第３のレベルの
導電性材料とを具備することを特徴とする雑音防止構
造。 （１２） 上記第２のレベルの絶縁材料は、上記信号導
体と上記第１の側部導体との間にも位置している前記第
１１項に記載の雑音防止構造。 （１３） 上記第２のレベルの導電性材料及び上記第３
のレベルの導電性材料は金属である前記第１２項に記載
の雑音防止構造。 （１４） 上記第１のレベルの絶縁材料及び上記第２の
レベルの絶縁材料は酸化物である前記第１３項に記載の
雑音防止構造。 （１５） 上記第１のレベルの導電性材料はポリシリコ
ンである前記第１４項に記載の雑音防止構造。 （１６） 上記ポリシリコンは共通電位に接続されてい
る前記第１４項に記載の雑音防止構造。 （１７） 半導体サブストレート上に第１の導体信号担
体を形成させる段階と、上記第１の導体信号担体が第２
の導体内に位置し、且つ第２の導体から絶縁されるよう
に上記半導体サブストレート上に第２の導体を形成させ
る段階と、を具備することを特徴とする半導体サブスト
レート上の信号担体を雑音から絶縁する方法。 （１８） 上記第２の導体を形成させる段階が、上記第
１の導体信号担体の下に上記第１の導体信号担体から離
間させて下側導体を形成させる段階と、上記第１の導体
信号担体の一方の側に上記第１の導体信号担体から離間
させて第１の側部導体を形成させる段階と、上記第１の
導体信号担体の別の側に上記第１の導体信号担体から離
間させて第２の側部導体を形成させる段階と、上記第１
の導体信号担体の上に上記第１の導体信号担体から離間
させて上側導体を形成させる段階とを具備する前記第１
７項に記載の方法。 （１９） 上記第１の導体信号担体を形成させる段階、
上記第１の側部導体を形成させる段階、及び上記第２の
側部導体を形成させる段階は同時に遂行される前記第１
８項に記載の方法。 （２０） 上記第１の導体信号担体と上記下側導体との
間に第１の絶縁体を形成させ、上記第１の側部導体と上
記第２の側部導体とが上記下側導体に電気的に結合され
るように上記第１の絶縁体内に接点を形成させる段階
と、上記第１の導体信号担体と上記上側導体との間に第
２の絶縁体を形成させ、上記上側導体が上記第１の側部
導体と上記第２の側部導体とに電気的に結合されるよう
に上記第２の絶縁体内に通路を形成させる段階とをも備
えている前記第１９項に記載の方法。 （２１） 半導体装置において、本発明によるオンチッ
プ同軸ケーブルは信号導体によって伝送される信号に悪
影響を及ぼす雑音を低減させる。信号導体（４９ｃ）は
第２の導体内に位置し、第２の導体から絶縁されてい
る。酸化物（４７ａ）のような誘電体を絶縁体として使
用することができる。二重レベル金属装置のようなマル
チレベル金属装置では、信号導体（４９ｃ）は第１のレ
ベルの金属で形成させることができ、第２の導体の一部
もまた第１のレベルの金属で形成させることができる。
第１のレベルの金属（４９）を形成させた後、それをパ
ターン化して第１の信号導体（４９ｃ）を第１の導電性
雑音遮蔽（４９ａ）及び第２の導電性雑音遮蔽（４９
ｂ）から分離させる。第２のレベルの金属（４２）及び
ポリシリコンのような導電レベルの材料（１９ｇ）によ
って第２の導体の形成を完成させることができる。ポリ
シリコン（１９ｇ）のレベルは信号導体（４９ｃ）の下
に配置して下側導電性雑音遮蔽を形成させることができ
る。第２のレベルの金属（４２）は信号導体の上に配置
して上側導電性雑音遮蔽（４２ａ）を形成させることが
できる。酸化物絶縁体（４７ａ、５３ａ）を上側導電性
雑音遮蔽（４２ａ）と信号導体（４９ｃ）との間に配置
することによって、及び下側導電性雑音遮蔽（１９ｇ）
と信号導体（４９ｃ）との間に配置することによって、
信号導体（４９ｃ）と第２の導体との間を絶縁すること
ができる。通路（９２、９４）のようなレベル間コネク
タ及び酸化物絶縁体内の接点が種々のレベルに配置され
た第２の導体間の電気的結合を行う。信号導体は半導体
チップ上の外側導体の内部の中心に位置決めされ、外側
導体から絶縁されているので、雑音妨害から信号担体を
保護するオンチップ同軸ケーブルが得られる。第２の導
体は、下側導電性雑音遮蔽を接地のようなある電圧源に
接続することによって、電気的にバイアスすることがで
き、それによって雑音低減を一層高めることができる。

【図面の簡単な説明】

【図１】本発明の好ましい実施例を組み入れたサブスト
レート上の半導体集積回路装置を示すブロックシステム
レベル図である。

【図２】カプセル材料を透明にして示すパッケージされ
カプセル封じ半導体集積回路装置の斜視図である。

【図３】図２の部分組立て図である。

【図４】半導体集積回路装置のメモリアレイレイアウト
の一部の上面図である。

【図５】メモリアレイのメモリセルの断面斜視図であ
る。

【図６】メモリセルの側断面図である。

【図７】メモリセルの回路図である。

【図８】本発明の雑音遮蔽構造によって有利に保護でき
る電圧線を有するオンチップ安定化電圧システムを示す
ブロック線図である。

【図９】安定化電圧システムの一部のレイアウトを示す
ブロックレベル図である。

【図１０】本発明の雑音遮蔽構造の好ましい実施例の部
分斜視図である。

【図１１】半導体サブストレート上の本発明の概念を示
す斜視図である。

【符号の説明】

１０ 半導体チップ（サブストレート、ウエーハ） １２ ＤＲＡＭアレイ １２ａ−１２ｄ メモリ象限 １５ ビット線接点 １６ メモリブロック １７ ビット線 １７ａ チタン窒化物層 １７ｂ ポリシリコン層 １８ 列デコーダ １９ 語線 １９ｇ 下側遮蔽 ２０ 行デコーダ ２２ 周辺回路 ２３ 水平軸 ２４ ボンディングパッド ２５ 垂直軸 ２６ カプセル材料 ３０ リードフレーム ３２ ポリイミドテープ ３６ Ｖ_dd電源バス ３８ Ｖ_ss電源バス ４０ リードフィンガー ４０ａ ワイヤーボンド ４２ 金属−２層 ４２ａ 上側遮蔽 ４３ パス（転送）トランジスタ ４４、４５ 溝コンデンサ ４６ メモリセル ４７、５１、５３、５４、５５、６２ 酸化物層 ４８ フィールド板 ４９ 金属−２層 ４９ａ、４９ｂ 側部遮蔽 ５０ 砒素層 ５２ 酸化物及び窒化物層（記憶誘電体） ５４ ４３のゲート ５６ ４３のソース ５７ 窒化物の側壁 ５８ ４３のドレイン ５９ Ｎ＋拡散層 ６０ Ｐ−タンク ６１ 窒化物層 ６４ オンチップ電圧調整器システム ６５ バンドギャップ参照回路 ６６ 乗算回路 ６７ バーンイン電圧発生器回路 ６８ Ｖ_ddクランプ回路 ７０ 高Ｖ_dd検出回路 ７２ Ｖ_ARRAY マルチプレクサ ７４ Ｖ_PERIマルチプレクサ ７６ バーンイン電圧検出回路 ７８Ｍ、８０Ｍ 主駆動回路 ７８Ｓ，８０Ｓ スタンバイ駆動回路 ８２ サブストレートバイアス検出回路 ８４ サブストレートポンプ回路 ９０ オンチップ雑音遮蔽構造 ９２、９４ 通路（レベル間コネクタ） ９６ 導電性構造（遮蔽） ９８ 絶縁体

Claims (2)

【特許請求の範囲】
1. 【請求項１】 半導体ダイス上において上部導体、下部
   導体、第１の側部導体、及び第２の側部導体の間に配置
   され、且つそれらから絶縁されている信号導体を具備
   し、 上記上部導体、下部導体、第１の側部導体、及び第２の
   側部導体が電気的にバイアスされていることを特徴とす
   る半導体装置のための保護された信号導体。
2. 【請求項２】 半導体サブストレート上に第１の導体信
   号担体を形成させる段階と、 上記第１の導体信号担体が第２の導体内に位置し、且つ
   第２の導体から絶縁されるように上記半導体サブストレ
   ート上に第２の導体を形成させる段階と、 を具備することを特徴とする半導体サブストレート上の
   信号担体を雑音から絶縁する方法。