JPS61228499A - 音程復元装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 産業上の利用分野 本発明は、記録速度の２倍の速度で音声信号を再生した
時に、音の高さを記録時と同一に復元する音程復元装置
に関する。

従来の技術 近年、記録速度とは異なる速度で音声信号を再生するこ
とが重要視されてきた。記録速度の２倍で再生すれば、
本来の半分の時間ですみ、テープレコーダやＶＴＲに記
録したものを半分の時間で内容を把握できる。しかし、
単純に再生速度を２倍にしたのでは、音程が高くなシ、
聞きとりにくくなると同時に、発音者の特長があられれ
ない。

そこで音の高さを変えずに、短時間で記録内容を早聞き
する装置が要望されている。

（例えば、「会話の時間軸を圧縮・伸長するチープレコ
ータ」日経エレクトロニクス１９７６．７゜以下、図面
を参照しながら従来の音程復元装置について説明を行う
。

第６図は従来の音程復元装置の構成図を示したものであ
る。第６図において、１は入力信号をディジタル信号に
変換するアナログ・ディジタル変換回路、２は前記ディ
ジタル信号を記憶するディジタルメモリ、３はディジタ
ルメモリ２に書き込み、読み出しの制御を行う書き込み
、読み出し制御回路、４はディジタルメモリ２から読み
出された信号を保持する保持回路、１６は保持回路４の
出力のディジタル信号をアナログ信号に変換するディジ
タル・アナログ変換回路、１０はアナログ・ディジタル
変換回路１を動作させる変調クロック発生回路、１１は
ディジタルメモリ２に書き込む番地を書き込み・読み出
し制御回路３へ供給する書き込み番地発生回路、１２は
ディジタルメモリ２から読み出す番地を書き込み・読み
出し制御回路３へ供給する読み出し番地発生回路、１４
はディジタ・アナログ変換回路１６を動作させる復調ク
ロック発生回路、１６は低域通過フィルタである。

以上のように構成された音程復元装置について、以下そ
の動作を説明する。第６図にその原理図を示す。記録時
と同じ速度で再生する場合、時刻０＜：ｔ２ＮＴにおい
て、周期２Ｔでｄ。、ｄｌ、・・印・。

ｄＮ−ｊのＮ個の信号が再生されるとする。このとき、
２倍速再生では、Ｏ＜；：ｔ（２ＮＴにおいて、ｄＯｒ
　ｄｌ　ｐ・・・、ｄ２Ｎ−ｊ　　の信号が再生される
。これを音程を下げて、記録時と同じ音程にするために
、第６図（ｄ）に示したように、ｏくｔ〈２ＮＴにおい
てｄ。、ｄｌ、・・・、ｄＮ−１を再生し、ｄＮ、ｄＮ
＋１゜・・・、ｄ２Ｎ−１の信号は再生せず、２ＮＴく
ｔく４ＮＴでｄ２Ｎ＋　ｄ２Ｎ＋１　＋・・・・・・＋
ｄ５Ｎ−Ｊ　を再生する。

以下同様に再生していく。

これにより、再生された信号は本来の録音時の音程に復
元される。

発明が解決しようとする問題点 しかし、上記のよう外方法では、ｄ８−１とｄ２Ｎで信
号が不連続になシ、雑音が発生する。また、ｄＮ・６＋
１・°゛°°°・４２Ｎ−１の信号は全く再生されず、
この部分の信号のもつ情報が欠落するという問題点を有
していた。また、連続して長区間の信号が欠落するのを
避けるために、Ｎを小さくすると、時間あたシの接続点
の回数が増加し雑音が増加する。

本発明は上記問題点に鑑み、入力のすべての信号を使用
し、かつ不連続点の処理を施すことにより、情報の欠落
が少く、接続点の雑音を低減できる音程復元装置を提供
するものである。

問題点を解決するための手段 この目的を達成するために本発明の音程復元装置は、入
力信号を標本化定理を満足する周期Ｔで標本化してディ
ジタル信号に変換しこのディジタル信号を記憶するディ
ジタルメモリに出力するアナログ・ディジタル変換回路
と、書き込み番地発生回路と第１．第２の読み出し番地
発生回路とで発生するアドレス・データを入力データと
しディジタルメモリの書き込み、読み出しの番地を指定
し、書き込み、読み出しの制御信号を発生する書き込み
・読み出し制御回路と、第１．第２の読み出し番地によ
ってディジタルメモリから読み出される各々の信号を周
期２Ｔでラッチする第１．第２の保持回路と、第１．第
２の保持回路でラッチされた各々の信号に対して、単調
増加する重み関゛数Ｗｊ（Ｘ）（０＜Ｘ＜Ｎ　Ｔ　＃　
Ｏ＜Ｗｌ　（Ｘ）＜１　）または単調減少する重み関数
”２（”）＊　（ｏく”　く’　Ｔ＋ｏ＜”２　（ｘ）
　＜：　１　）を掛けあわせる第１．第２の垂算回路と
、第１．第２の垂算回路を制御する振幅制御回路と、第
１．第２の垂算回路の出力信号を加算する加算回路と、
加算回路の出力信号をアナログ信号に変換するためのデ
ィジタル・アナログ変換回路とを具備した構成となって
いる。

作用 本発明は、上記した構成により、ある基準時刻１＝０か
ら周期Ｔで信号ｄＯｒ　ｄｌ　＋　ｄ２　＋　・・””
　＋ｄ２Ｎ−１の２Ｎ個の信号をディジタルメモリへ記
憶し、第１の保持回路では、０くｔく２ＮＴの時間に周
期２Ｔで信号ｄ。、ｄ４．ｄ２．・・・、ｄＮ−１のＮ
個の信号をディジタルメモリから読み出して保持し、第
２の保持回路では、ＮＴ＜：ｔ（３ＮＴの時間に周期２
丁で信号ｄＮ　＋　ｄＮ＋１　＋　ｄｌｌ＋２　＋・・
・、ｄ２Ｎ−１のＮ個の信号をディジタルメモリから読
み出して保持し、また、第１の保持回路の出力信号に第
１の垂算回路で、Ｏ＜；：ｔ＜：ＩＴに対しＷ１（ｔ）
を、ＩＴ＜ｔ　＜２　Ｎ　Ｔに対しＷ２（ｔ−ＮＴ）を
それぞれ掛けあわせ、第２の保持回路の出力信号に第２
の垂算回路で、Ｑ≦ｔ≦ＩＴに対し”２（ｔ）を、ＮＴ
くｔ＜；：２Ｎ丁に対し！１（ｔ−Ｎ’ｒ）　　をそれ
ぞれ掛けあわせかつ、上述の書き込み、読み出し、振幅
制御を周期２ＮＴで繰シかえすことにより音程の復元を
はかるものである。

実施例 以下、本発明の一実施例について図面を参照しながら説
明する。

第１図は本発明の一実施例における音程復元装置の構成
図を示すものである。

１は変調クロック発生回路１０のクロックによって入力
信号を標本化定理を満足する周期Ｔで標本化して、ディ
ジタル信号に変換しこのディジタル信号を記憶するディ
ジタルメモＩＪ（ＲＡＭ）２に出力するアナログ・ディ
ジタル変換回路、３は書き込み番地発生回路１１と第１
．第２の読み出し番地発生回路１２，１３とで発生する
アドレス・データを入力データとしディジタルメモリ２
の書き込み、読み出しの番地を指定し、書き込み、読み
出しの制御信号を発生する書き込み、読み出し制御回路
、４，５は第１．第２の読み出し番地によりてディジタ
ルメモリ２から読み出される各々の信号を周期２Ｔでラ
ッチする第１．第２の保持回路、６，７は第１．第２の
保持回路４，５でラッチされた各々の信号に対して、単
調増加する重み関数Ｗ、（ｘ）　（ｏ＜ｘ＜Ｎ　Ｔ　、
　Ｏ＜：Ｗ、（Ｘ）＜１　）または単調減少する重み関
数”２　（ｘ）　、　（０＜、ｘ＜。

Ｎ　Ｔ　、　Ｏ＜Ｗ２　（ｘ）　＜１　）を掛けあわせ
る第１．第２の垂算回路、８は第１．第２の垂算回路６
，７の出力信号を加算する加算回路、９は第１．第２の
垂算回路６，７を制御する振幅制御回路で、ある基準時
刻１　＝０から周期Ｔで信号ｄ。、ｄｌ、ｄ２゜・・・
・・・ｄ２Ｎ−１の２Ｎ個の信号をディジタルメモリ２
へ記憶し、第１の保持回路４で、０≦ｔ＜２ＮＴの時間
に周期２Ｔで信号ｄ。、ｄ４．ｄ２．・・・・・・、　
（ｉＮ−１のＮ個の信号をディジタルメモリ２から読み
出して保持し、第２の保持回路５では、ＮＴ＜：ｔ（３
ＩＴの時間に周期２Ｔで信号ｄＮ　＋　ｄＮ＋１　ｒ　
ｄＮ＋□、・、。

、ｄ２Ｎ−１のＮ個の信号をディジタルメモリ２から読
み出して保持し、また、第１の保持回路４の出力信号に
第１の垂算回路６で、ｏくｔくＮＴに対しＷ１（ｔ）を
、ＩＴくｔく２ＮＴに対しＷ２（ｔ−ＮＴ）をそれぞれ
掛けあわせ、第２の保持回路５の出力信号に第２の垂算
回路７で、Ｏ＜ｔ　＜Ｎ　Ｔに対し”２（ｔ）を、Ｎ　
Ｔ　＜ｔ　＜２　Ｎ　Ｔに対しＷ１（ｔ−ＩＴ）をそれ
ぞれ掛けあわせる。１６は加算回路８の出力信号をアナ
ログ信号に変換するためのディジタル・アナログ変換回
路であるっ尚、各図において、同一部には同一番号を付
している。

ここで、第３図を用いて、本発明の原理について説明す
る。

第３図は本発明の原理図を示すものである。倍速再生時
には、時刻ｏ　＜ｔ　（２Ｎ　ＴＯ間にｄ。、ｄｌ。

・・・、ｄ２Ｎ−１の２Ｎコの信号が入力され、ディジ
タルメモリ２に書き込まれる。このとき、第１の読み出
し番地発生回路１２で与えられた番地により、第１の保
持回路４にはＯ＜ｔ　（２Ｎ　Ｔの間に、ｄＯ＋ｄ１＋
・・・・・・、ｄヨー１の信号が読み出され、第２の読
み出し番地発生回路１３で与えられた番地により、従来
欠落していたｄＮ、ｄｌｌ＋１．・・・・・・。

ｄ２Ｎ−４の信号は、時刻ＮＴくｔ（３ＮＴＯ間に第２
の保持回路６へ読み出される。第１の保持回路４と第２
の保持回路５に読みだされた２つの信号は不連続点があ
るので、各々の信号に対して不連続点の影響をなくすよ
うに振幅制御Ｔ、　、　Ｔ２を加える。第１の保持回路
４に読みだされた信号に対しては、第３図（０に示すよ
うに振幅制御Ｔ１によシ、第２の保持回路６に読み出さ
れた信号に対しては第３図（ｇ）に示すように振幅制御
Ｔ２により不連続点の周期と同期して直線状に振幅変調
を加える。

この振幅変調を加える方法を次に示す。すなわち。

第１の保持回路と第２の保持回路の出力に対して振幅制
御回路９によりて第１の垂算回路６と第２の垂算回路７
の乗算係数を０〜１に変化させることによシ、振幅制御
Ｔ、　、　Ｔ２を行う。または、振幅制御回路９によっ
て第１と第２の１ビット適応形ディジタル・アナログ変
換回路１６を制御することにより、振幅制御Ｔ１．　Ｔ
２を行ってもよい。

以上で記した、２つの読み出された信号を加算回路８で
加算したものを出力とすることにより、情報の欠落の少
い、接続点の雑音の少い音程復元された音が得られるこ
とになる。

以上のように構成された音程復元装置について以下その
動作について説明する。

アナログ・ディジタル変換回路１は入力信号を標本化定
理を満足する周期Ｔで、標本化してディジタル信号に変
換する。この出力であるディジタル信号は、書き込み、
読み出し制御回路３で第６図（２Ｌ）のタイミングで周
期Ｔごとにディジタル・メモリ２（以後ＲＡＭと呼ぶ）
に書き込まれる。ディジタルメモリ２に書き込まれる番
地、読み出される番地は第６図（ｂ）に−例を示したよ
うに、一定時間が来ると、リセットされる。この書き込
み番地、第１の読み出し番地、第２の読み出し番地は各
々書き込み番地発生回路１１、第１の読み出し番地発生
回路１２、第２の読み出し番地発生回路１３によって発
生し、書き込み・読み出し制御回路３で、第６図（２Ｌ
）のタイミングでディジタルメモリ２に与えられる。第
１の保持回路４は、第６図（ａ）の読み出しり、の時刻
に読み出される信号を２Ｔ時間保持し、第２の保持回路
５は、読み出しＤ２の時刻に読み出される信号を２Ｔ時
間保持する。

第１の垂算回路６は、第３図（０に示した振幅を、振幅
制御回路９によって乗算係数を変え、これを保持回路４
にかけあわせることにより振幅の変化をもたらす。第２
の垂算回路７も同様に、第３図（ｇ）に示した振幅制御
で２をかけるものである。加算回路８は、第１の垂算回
路６の出力と第２の垂算回路７の出力を加算し、ディジ
タル・アナログ変換器１６と低域通過フィルタ１５を通
ってアナログ信号に戻して出力信号とする。尚、第４図
は本実施例における各部の動作を示すタイミングチャー
トである。

以上のように本実施例によれば、一単位時間に第６図の
ように２度の読み出しを行い、異なる時間に記憶された
信号を読み出し、これに振幅制御をして加算したことに
より、音程復元した音声の情報の欠落が少く、かつ接続
点の雑音を少くすることができる。

なお、本実施例では、振幅制御をディジタル信号に対し
て行なっているが、ディジタル・アナログ変換後に行な
って、その後に加算してもよい。

次に他の実施例について図面を参照しながら説明する。

第２図は、本発明の第２の実施例の構成を示すものであ
る。

本実施例では前記第１の実施例と同じ構成には同一の番
号を付した。本実施例は、アナログ・ディジタル変換に
ＡＤＭ方式を用いるため、第１図の構成とは異っている
。第２図において２１は、１ピツト適応形アナログ・デ
ィジタル変換回路、２６．２７は１ビット適応形ディジ
タル・アナログ変換回路、２８はアナログ信号に対する
加算回路、２９は１ビット適応形アナログ・ディジタル
変換回路２６．２７の量子化幅を制御することによりて
振幅を変化させるだめの振幅制御回路である。ＡＤＭ方
式で振幅を変化させる方法としては特願昭５９−２４ｒ
／４／号などが参考としてあげられる。

以上のように本実施例では、アナログ・ディジタル変換
方式にＡＤＭ方式を用いたため、回路規模を小さく、安
価に音程復元装置を構成できる。

発明の効果 本発明は、第２の読み出し番号発生回路と、第２の保持
回路と第１．第２の垂算回路と加算回路と振幅制御回路
とを設けることにより、従来全く使用していなかった信
号を用いて音程復元できる。

したがって音程復元後も情報の欠落が少く、また振幅制
御をしたことによシ接続点の雑音を低減するという効果
を得ることができる優れた音程復元装置を実現できるも
のである。

また、アナログ・ディジタル変換方式にＡＤＭ方式を用
いれば、回路規模を小さく安価に音程復元装置を実現で
きるものである。

【図面の簡単な説明】

第１図は本発明の一実施例における音程復元装置の構成
を示すブロック図、第２図は同地の実施例における音程
復元装置の構成を示すブロック図、第３図は本発明の音
程復元の原理図、第４図は本発明の一実施例におけるデ
ィジタルメモリの動作を示すタイミングチャート、第５
図は従来例における音程復元装置のブロック図、第６図
は従来例における音程復元の原理図である。 １・・・・・・アナログ・ディジタル変換回路、２・・
・・・・ディジ′タル・メモリ、３・・・・・・書き込
み・読み出し制御回路、４・・・・・・第１の保持回路
、５・・・・・・第２の保持回路、６・・・・・・第１
の垂算回路、７・・・・・・第２の垂算回路、８・・・
・・・加算回路、９・・・・・・振幅制御回路、１ｏ・
・・・・・変調クロック発生回路、１１・・・・・・書
き込み番地発生回路、１２・・・・・・第１の読み出し
番地発生回路、１３・・・・・・第２の読み出し番地発
生回路、１４・・・・・・復調クロック発生回路、１５
・・・・・・低域通過フィルタ、１６・・・・・・ディ
ジタル・アナログ変換回路。 代理人の氏名　弁理士　中　尾　敏　男　ほか１名第３
図

Claims (2)

【特許請求の範囲】
1. （１）入力信号を標本化定理を満足する周期Ｔで標本化
   して、ディジタル信号に変換し、前記ディジタル信号を
   記憶するディジタルメモリに出力するアナログ・ディジ
   タル変換回路と、書き込込み番地発生回路と第１、第２
   の読み出し番地発生回路とで発生するアドレス・データ
   を入力データとし前記ディジタルメモリの書き込み、読
   み出しの番地を指定し、書き込み、読み出しの制御信号
   を発生する書き込み、読み出し制御回路と、第１、第２
   の読み出し番地によって前記ディジタルメモリから読み
   出される各々の信号を周期２Ｔでラッチする第１、第２
   の保持回路と、第１、第２の保持回路でラッチされた各
   々の信号に対して、単調増加する重み関数Ｗ＿１（ｘ）
   （０≦ｘ≦ＮＴ、０≦Ｗ＿１（ｘ）≦１）または単調減
   少する重み関数Ｗ＿２（ｘ）、（０≦ｘ≦ＮＴ、０≦Ｗ
   ＿２（ｘ）≦１）を掛けあわせる第１、第２の乗算回路
   と、第１、第２の垂算回路の出力信号を加算する加算回
   路と、加算回路の出力信号をアナログ信号に変換するた
   めのディジタル・アナログ変換回路とを具備し、ある基
   準時刻ｔ＝０から周期Ｔで信号ｄ＿０、ｄ＿１、ｄ＿２
   、・・・、ｄ＿２＿Ｎ＿−＿１の２Ｎ個の信号を前記デ
   ィジタルメモリへ記憶し、第１の保持回路では、０≦ｔ
   ＜２ＮＴの時間に周期２Ｔで信号ｄ＿０、ｄ＿１、ｄ＿
   ２、・・・、ｄ＿Ｎ＿−＿１のＮ個の信号を前記ディジ
   タルメモリから読み出して保持し、第２の保持回路では
   、ＮＴ≦ｔ＜３ＮＴの時間に周期２Ｔで信号ｄ＿Ｎ、ｄ
   ＿Ｎ＿＋＿１、ｄ＿Ｎ＿＋＿２、・・・、ｄ＿２＿Ｎ＿
   −＿１のＮ個の信号を前記ディジタルメモリから読み出
   して保持し、また、第１の保持回路の出力信号に第１の
   乗算回路で、０≦ｔ≦ＮＴに対しＷ＿１（ｔ）を、ＮＴ
   ≦Ｔ≦２ＮＴに対しＷ＿２（ｔ−ＮＴ）をそれぞれ掛け
   あわせ、第２の保持回路の出力信号に第２の乗算回路で
   、０≦ｔ≦ＮＴに対しＷ＿２（ｔ）を、ＮＴ≦ｔ≦２Ｎ
   Ｔに対しＷ＿１（ｔ−ＮＴ）をそれぞれ掛けあわせる振
   幅制御回路を有し、かつ、上述の書き込み、読み出し、
   振幅制御を周期２ＮＴで繰りかえすことにより音程の復
   元をはかる音程復元装置。
2. （２）アナログ・ディジタル変換に適応形デルタ変調方
   式を用い、かつ振幅制御を１ビット適応形ディジタル・
   アナログ変換回路において行うことを特徴とする特許請
   求の範囲第１項記載の音程復元装置。