JPS61220369A - 薄膜電界効果素子 - Google Patents
薄膜電界効果素子Info
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- JPS61220369A JPS61220369A JP60061245A JP6124585A JPS61220369A JP S61220369 A JPS61220369 A JP S61220369A JP 60061245 A JP60061245 A JP 60061245A JP 6124585 A JP6124585 A JP 6124585A JP S61220369 A JPS61220369 A JP S61220369A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
Landscapes
- Thin Film Transistor (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、薄膜電界効果素子に関するものである。
、〔従来の技術〕
アモルファスまたは微結晶半導体薄膜を用いた薄膜電界
効果素子は大面積液晶ディスプレイのマトリクスや周辺
駆動回路への応用に供せられている。従来のこの素子の
基本構造は金属−絶縁物一半導体（Ｍｅｔａｌ −Ｉｎ
ｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏｒ以下ＭＩ
Ｓと称する）接合を有する電界効果トランジスタであっ
た。しかし、アモルファスまたは微結晶半導体のＭＩＳ
接合は導電性ゲートの上に絶縁膜を作るため、ピンホー
ルが多く、結晶半導体のＭＩＳ接合に比べ一般にリーク
電流が大きかった。このため、 １ 液晶ディスプレイのマトリックスに応用した時の信
号電荷の保持特性が低下する。
効果素子は大面積液晶ディスプレイのマトリクスや周辺
駆動回路への応用に供せられている。従来のこの素子の
基本構造は金属−絶縁物一半導体（Ｍｅｔａｌ −Ｉｎ
ｓｕｌａｔｏｒ−８ｅｍｉｃｏｎｄｕｃｔｏｒ以下ＭＩ
Ｓと称する）接合を有する電界効果トランジスタであっ
た。しかし、アモルファスまたは微結晶半導体のＭＩＳ
接合は導電性ゲートの上に絶縁膜を作るため、ピンホー
ルが多く、結晶半導体のＭＩＳ接合に比べ一般にリーク
電流が大きかった。このため、 １ 液晶ディスプレイのマトリックスに応用した時の信
号電荷の保持特性が低下する。
２ キャリアリークが原因となって広い禁制帯幅を有す
る薄膜層の絶縁破壊や特性劣化が生ずる。
る薄膜層の絶縁破壊や特性劣化が生ずる。
３ 絶縁膜を薄くすることができないためにトランスコ
ンダクタンスが小さい。
ンダクタンスが小さい。
等の問題があった。
本発明の薄膜電界効果素子は新構造の採用によシ、上記
のリーク電流の低減とゲート絶縁膜の薄膜化によるトラ
ンスコンダクタンスの改良を目的とするものである。以
下、本発明について図面に基づき説明する。
のリーク電流の低減とゲート絶縁膜の薄膜化によるトラ
ンスコンダクタンスの改良を目的とするものである。以
下、本発明について図面に基づき説明する。
第１図は、本発明の薄膜電界効果素子の構成概略図であ
る。第１のアモルファスまたは微結晶半導体層１（以下
第１の半導体層という）を広い禁制帯幅を有する薄膜層
３を第１の半導体層１に接して設ける。この薄膜層３に
接しそ第２のアモルファスまたは微結晶半導体薄膜層４
（以下第２の半導体層という）を設ける。この第２の半
導体層４上または中に導電性のソース領域５、ドレイン
領域６を設ける。
る。第１のアモルファスまたは微結晶半導体層１（以下
第１の半導体層という）を広い禁制帯幅を有する薄膜層
３を第１の半導体層１に接して設ける。この薄膜層３に
接しそ第２のアモルファスまたは微結晶半導体薄膜層４
（以下第２の半導体層という）を設ける。この第２の半
導体層４上または中に導電性のソース領域５、ドレイン
領域６を設ける。
この素子の基本的な動作は従来型のＭＩＳＷ薄膜電界効
果素子と同様で、ソース領域５とドレイン領域６の間に
ソース・ドレイン電圧を印加し、この時ソース・ドレイ
ン間に流れる電流を導電性ゲート電極２に印加するゲー
ト電圧で制御する。第１の半導体層１は第２の半導体層
４との間にバリアを形成する特性を有するものとする。
果素子と同様で、ソース領域５とドレイン領域６の間に
ソース・ドレイン電圧を印加し、この時ソース・ドレイ
ン間に流れる電流を導電性ゲート電極２に印加するゲー
ト電圧で制御する。第１の半導体層１は第２の半導体層
４との間にバリアを形成する特性を有するものとする。
このため、第２の半導体層４と広い禁制帯幅を有する薄
膜層３で形成される接合のリーク電流が大きくても、第
２の半導体層４から広い禁制帯幅を有する層３に流入し
たキャリアはこのバリアのためゲート電極２には到達せ
ず、ゲート電極／第１の半導体層／広い禁制帯幅を有す
る薄膜層／第２の半導体層で構成される多層接合全体と
してのリーク電流は大幅に低減される。また、アモルフ
ァスシリコン系薄膜上に形成した絶縁膜は、一般にピン
ホールが少なくリーク電流が小さいため、第１の半導体
層１としてアモルファスシリコンを用い、その上に広い
禁制帯幅を有する層３としてシリコンオキサイド、シリ
コンナイトライド、シリコンオキシナイトライド等の絶
縁物薄膜層を形成して、第１図の素子構造を実現した場
合には第２の半導体層４と広い禁制帯幅を有する薄膜層
３（この場合、上記絶縁膜層）との接合のリーク電流も
低減される。
膜層３で形成される接合のリーク電流が大きくても、第
２の半導体層４から広い禁制帯幅を有する層３に流入し
たキャリアはこのバリアのためゲート電極２には到達せ
ず、ゲート電極／第１の半導体層／広い禁制帯幅を有す
る薄膜層／第２の半導体層で構成される多層接合全体と
してのリーク電流は大幅に低減される。また、アモルフ
ァスシリコン系薄膜上に形成した絶縁膜は、一般にピン
ホールが少なくリーク電流が小さいため、第１の半導体
層１としてアモルファスシリコンを用い、その上に広い
禁制帯幅を有する層３としてシリコンオキサイド、シリ
コンナイトライド、シリコンオキシナイトライド等の絶
縁物薄膜層を形成して、第１図の素子構造を実現した場
合には第２の半導体層４と広い禁制帯幅を有する薄膜層
３（この場合、上記絶縁膜層）との接合のリーク電流も
低減される。
導電性ゲート電極２には、ニッケル、アルミニウム等の
金属材料または５ｎ（ｈ、ＩＴＯ等の透明導電性酸化物
を使用する。第１の半導体層１の伝導型は 第２の半導
体層４の伝導型と逆にするか、原子組成または組成比を
変えてヘテロ接合を構成するようにし、第１の半導体層
１が第２の半導体層４に対しバリアを形成する様にする
。即ち、第２の半導体層４が３型の伝導型を有する時は
第１の半導体層１はｐ型の伝導型を有し、第２の半導体
層４がＰ型の伝導型を有する時は第１の半導体層１は旙
型の伝導型を有するものとする。また、同一伝導型でも
バリアが形成されるようなヘテロ接合とする。第１およ
び第２のアモルファスまたは微結晶半導体層はシラン、
ジシラン、四弗化シリコン、ゲルマン等の原料ガスのプ
ラズマＣＶＤ、光ＣＶＤ、熱ＣＶＤ等で成長させる。広
い禁制帯幅を有する薄膜層３には光ＣＶＤ法またはプラ
ズマＣＶＤ法等で作成したシリコンオキサイド、シリコ
ンナイトライド、シリコンオキシナイトライド、ボロン
ナイトライド等の絶縁膜や、同様に光Ｃ−ＶＤ法、プラ
ズマＣＶＤ法で作成したアモルファスシリコンカーバイ
ド、ダイハイドライド結合の水素を多量に含んだ水素化
アモルファスシリコン等の禁制帯幅の広いアモルファス
半導体を用いる。第２の半導体層４上または中に設ける
導電性のソース領域５、ドレイン領域６にはニッケル、
アルミニウム等の金属材料を使用する。また、必要に応
じてソース電極と第２の半導体層４の間およびドレイン
電極と第２の半導体層４０間にそれぞれ、不純物濃度の
高いドープ層を挿入し、オーミック性の向上をはかる。
金属材料または５ｎ（ｈ、ＩＴＯ等の透明導電性酸化物
を使用する。第１の半導体層１の伝導型は 第２の半導
体層４の伝導型と逆にするか、原子組成または組成比を
変えてヘテロ接合を構成するようにし、第１の半導体層
１が第２の半導体層４に対しバリアを形成する様にする
。即ち、第２の半導体層４が３型の伝導型を有する時は
第１の半導体層１はｐ型の伝導型を有し、第２の半導体
層４がＰ型の伝導型を有する時は第１の半導体層１は旙
型の伝導型を有するものとする。また、同一伝導型でも
バリアが形成されるようなヘテロ接合とする。第１およ
び第２のアモルファスまたは微結晶半導体層はシラン、
ジシラン、四弗化シリコン、ゲルマン等の原料ガスのプ
ラズマＣＶＤ、光ＣＶＤ、熱ＣＶＤ等で成長させる。広
い禁制帯幅を有する薄膜層３には光ＣＶＤ法またはプラ
ズマＣＶＤ法等で作成したシリコンオキサイド、シリコ
ンナイトライド、シリコンオキシナイトライド、ボロン
ナイトライド等の絶縁膜や、同様に光Ｃ−ＶＤ法、プラ
ズマＣＶＤ法で作成したアモルファスシリコンカーバイ
ド、ダイハイドライド結合の水素を多量に含んだ水素化
アモルファスシリコン等の禁制帯幅の広いアモルファス
半導体を用いる。第２の半導体層４上または中に設ける
導電性のソース領域５、ドレイン領域６にはニッケル、
アルミニウム等の金属材料を使用する。また、必要に応
じてソース電極と第２の半導体層４の間およびドレイン
電極と第２の半導体層４０間にそれぞれ、不純物濃度の
高いドープ層を挿入し、オーミック性の向上をはかる。
次に、本発明の薄膜電界効果素子の製造工程例を第２図
に基づき説明する。
に基づき説明する。
工程（６） ガラス等の基板１００上に導電性ゲート
２をニッケル、アルミニウム等の金 属の真空蒸着、電子ビーム蒸着で形成 するの金属の代シにＳｎｏｗを導電性ゲート２に用いる
時は、５ｎＣ１４，５ｂＣ１ｚ 、ＨｚＯの混合ガスの
熱ＣＶＤまたは５ｎＣ１４・５Ｈ！Ｏと５ｂＣ１ｎのＨ
ＣＩ溶液のスプレー法等でＳｎＯ意を基板上に耐着させ
る。導電性ゲート ２の平面寸法は所定の形状にホトエツ チング技術、マスク蒸着技術等によシ 整形する。
２をニッケル、アルミニウム等の金 属の真空蒸着、電子ビーム蒸着で形成 するの金属の代シにＳｎｏｗを導電性ゲート２に用いる
時は、５ｎＣ１４，５ｂＣ１ｚ 、ＨｚＯの混合ガスの
熱ＣＶＤまたは５ｎＣ１４・５Ｈ！Ｏと５ｂＣ１ｎのＨ
ＣＩ溶液のスプレー法等でＳｎＯ意を基板上に耐着させ
る。導電性ゲート ２の平面寸法は所定の形状にホトエツ チング技術、マスク蒸着技術等によシ 整形する。
工程（ｂ） モノシランまたはジシランとジボランガ
スのプラズマＣＶＤ、光ＣＶＤ、 熱ＣＶＤ等によシ第１図の第１の半導 体層１に相当するｐ型アモルファスシ リコンを少なくとも導電性ゲート２の 上に成長させる。
スのプラズマＣＶＤ、光ＣＶＤ、 熱ＣＶＤ等によシ第１図の第１の半導 体層１に相当するｐ型アモルファスシ リコンを少なくとも導電性ゲート２の 上に成長させる。
工程（ｃ） 第１の半導体層（この例ではＰ型アモル
ファスシリコン）の上に広い禁制 帯幅を有する薄膜層３として、Ｎ１３とシランの混合ガ
スのプラズマＣＶＤ、 光ＣＶＤでシリコンオキシナイトライ ドを形成する。
ファスシリコン）の上に広い禁制 帯幅を有する薄膜層３として、Ｎ１３とシランの混合ガ
スのプラズマＣＶＤ、 光ＣＶＤでシリコンオキシナイトライ ドを形成する。
工程（ｄ） 広い禁制帯幅を有する薄ｊＩ３ （この
場合シリコンオキシナイトライド）上 に第２の半導体層４を所定の寸法に形 成する。所定の寸法にする手法は工程 （ａ）に述べたものと同様である。シランまたはジシラ
ンのプラズマＣＶＤ、光 ＣＶＤ、熱ＣＶＤでノンドープ水素化 アモルファスシリコンヲ得る。ノンド ープ水素化アモルファスシリコンは、 一般に弱い５型の伝導型を有するので、工程（ｂ）で形
成したｐ型アモルファスシリコンはこのノンドープアモ
ルファス シリコンに対しバリアを形成する。
場合シリコンオキシナイトライド）上 に第２の半導体層４を所定の寸法に形 成する。所定の寸法にする手法は工程 （ａ）に述べたものと同様である。シランまたはジシラ
ンのプラズマＣＶＤ、光 ＣＶＤ、熱ＣＶＤでノンドープ水素化 アモルファスシリコンヲ得る。ノンド ープ水素化アモルファスシリコンは、 一般に弱い５型の伝導型を有するので、工程（ｂ）で形
成したｐ型アモルファスシリコンはこのノンドープアモ
ルファス シリコンに対しバリアを形成する。
工程（ｅ） 第２の半導体層４である上記ノンドープ
アモルファスシリコン上に導電性 のソース領域５、ドレイン領域６とな るニッケル、アルミニウム等の金属薄 膜を工程（ａ）に述べた方法で所定の形状に形成し、第
１図に示した実施例と等 価な素子を得る。
アモルファスシリコン上に導電性 のソース領域５、ドレイン領域６とな るニッケル、アルミニウム等の金属薄 膜を工程（ａ）に述べた方法で所定の形状に形成し、第
１図に示した実施例と等 価な素子を得る。
さらに、素子の安定度を増すために
半導体薄膜４に接して熱ＣＶＤ、光Ｃ
ＶＤ、プラズマＣＶＤ等によりシリコ
ンナイトライド、シリコンオキシナイ
トライド等からなる保護膜７を設ける
こともできる。また、ソース、ドレイ
ン電極５．６に接している半導体薄膜
４部分にチャネル型に応じてｐまたは
ル形不純物をイオン注入またはプラズ
マドーピング等で選択的に導入するか、゛ これら
の不純物を含む半導体薄膜を第２の半導体層４と電極５
．６の間に挿 入することによシ、電極５．６とチャ ネルのオーム性接触を良好にすること ができる。
の不純物を含む半導体薄膜を第２の半導体層４と電極５
．６の間に挿 入することによシ、電極５．６とチャ ネルのオーム性接触を良好にすること ができる。
工程（ｂ）の後に半導体薄膜１がＰ形アモルファスシリ
コンの場合はその表面 を１００℃で１０分酸化して数１０Ａの酸化膜３を形成
しただけでも、その後水素 プラズマ処理をしてノンドープのアモ ルファスシリコン薄膜４を堆積した場 合、ゲートとアモルファスシリコン膜 ４との間に１ｖで１ＯＡ／ｌ１ｍ”以下の電流しか流れ
ないことが確認された。
コンの場合はその表面 を１００℃で１０分酸化して数１０Ａの酸化膜３を形成
しただけでも、その後水素 プラズマ処理をしてノンドープのアモ ルファスシリコン薄膜４を堆積した場 合、ゲートとアモルファスシリコン膜 ４との間に１ｖで１ＯＡ／ｌ１ｍ”以下の電流しか流れ
ないことが確認された。
以上詳細に説明したように、本発明の薄膜電界効果素子
は導電性ゲート２と広い禁制帯幅を有する薄膜層３の間
に、電界効果素子のチャネル部として動作する第２の半
導体層４に対し、バリアを形成する様な第１の半導体層
１を挿入するもので、これによシ、導電性ゲート２と第
２の半導体層４０間のリーク電流が低減され、この結果
、本発明の薄膜電界効果素子を液晶ディスプレイのマト
リクスに応用した時の信号電荷の保持特性が向上し、ま
た、リーク電流が原因となって生ずる広い禁制帯幅を有
する薄膜層３の特性劣化や絶縁破壊が抑制されるという
効果がある。
は導電性ゲート２と広い禁制帯幅を有する薄膜層３の間
に、電界効果素子のチャネル部として動作する第２の半
導体層４に対し、バリアを形成する様な第１の半導体層
１を挿入するもので、これによシ、導電性ゲート２と第
２の半導体層４０間のリーク電流が低減され、この結果
、本発明の薄膜電界効果素子を液晶ディスプレイのマト
リクスに応用した時の信号電荷の保持特性が向上し、ま
た、リーク電流が原因となって生ずる広い禁制帯幅を有
する薄膜層３の特性劣化や絶縁破壊が抑制されるという
効果がある。
さらに、ゲート絶縁膜を従来より薄くすることができる
ので、電界効果素子のトランスコンダクタンスが大幅に
改善され、液晶表示パネル等の動作速度が大幅に改善さ
れると共に動作電圧の低電圧化が可能となシ、全体の信
頼性、電力消費が改善される。
ので、電界効果素子のトランスコンダクタンスが大幅に
改善され、液晶表示パネル等の動作速度が大幅に改善さ
れると共に動作電圧の低電圧化が可能となシ、全体の信
頼性、電力消費が改善される。
第１図は本発明の薄膜電界効果素子の構成概略図、第２
図は本発明の薄膜電界効果素子の製造工程例を説明する
ための図である。 図中、１．４はそれぞれ第１、第２のアモルファスまた
は微結晶半導体層、２は導電性ゲート電極、３は広い禁
制帯幅を有する薄膜層、５は導電性ソース領域、６は導
電性ドレイン領域、７は保護膜、１００は基板である。 ；：′−− ｊ 、！、。 指定代理人 電子技術総合研究所長 佐 藤 孝 干ｔ
＋ヶ□〜、番 第１図 第２図 第２図 ｓ ２ 手続ネ市正書（自発） 昭和６１年 ４月１０日
図は本発明の薄膜電界効果素子の製造工程例を説明する
ための図である。 図中、１．４はそれぞれ第１、第２のアモルファスまた
は微結晶半導体層、２は導電性ゲート電極、３は広い禁
制帯幅を有する薄膜層、５は導電性ソース領域、６は導
電性ドレイン領域、７は保護膜、１００は基板である。 ；：′−− ｊ 、！、。 指定代理人 電子技術総合研究所長 佐 藤 孝 干ｔ
＋ヶ□〜、番 第１図 第２図 第２図 ｓ ２ 手続ネ市正書（自発） 昭和６１年 ４月１０日
Claims (1)
- 導電性ゲート電極と、該導電性ゲート電極に接して設け
られた第１のアモルファスまたは微結晶半導体薄膜と、
該第１のアモルファスまたは微結晶半導体薄膜に接して
設けられた広い禁制帯幅を有する薄膜と、該広い禁制帯
幅を有する薄膜に接して設けられた第２のアモルファス
または微結晶半導体薄膜と、該第２のアモルファスまた
は微結晶半導体薄膜上または中に設けられた導電性ソー
ス、ドレイン領域とから成る薄膜電界効果素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061245A JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60061245A JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61220369A true JPS61220369A (ja) | 1986-09-30 |
| JPH0564862B2 JPH0564862B2 (ja) | 1993-09-16 |
Family
ID=13165652
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60061245A Granted JPS61220369A (ja) | 1985-03-26 | 1985-03-26 | 薄膜電界効果素子 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61220369A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5101242A (en) * | 1989-02-17 | 1992-03-31 | International Business Machines Corporation | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
-
1985
- 1985-03-26 JP JP60061245A patent/JPS61220369A/ja active Granted
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5055899A (en) * | 1987-09-09 | 1991-10-08 | Casio Computer Co., Ltd. | Thin film transistor |
| US5166085A (en) * | 1987-09-09 | 1992-11-24 | Casio Computer Co., Ltd. | Method of manufacturing a thin film transistor |
| US5229644A (en) * | 1987-09-09 | 1993-07-20 | Casio Computer Co., Ltd. | Thin film transistor having a transparent electrode and substrate |
| US5327001A (en) * | 1987-09-09 | 1994-07-05 | Casio Computer Co., Ltd. | Thin film transistor array having single light shield layer over transistors and gate and drain lines |
| US5065202A (en) * | 1988-02-26 | 1991-11-12 | Seikosha Co., Ltd. | Amorphous silicon thin film transistor array substrate and method for producing the same |
| US5101242A (en) * | 1989-02-17 | 1992-03-31 | International Business Machines Corporation | Thin film transistor |
| US5221631A (en) * | 1989-02-17 | 1993-06-22 | International Business Machines Corporation | Method of fabricating a thin film transistor having a silicon carbide buffer layer |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0564862B2 (ja) | 1993-09-16 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |