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KR840001605B1 - 박막 트랜지스터 - Google Patents

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KR840001605B1
KR840001605B1 KR1019800004728A KR800004728A KR840001605B1 KR 840001605 B1 KR840001605 B1 KR 840001605B1 KR 1019800004728 A KR1019800004728 A KR 1019800004728A KR 800004728 A KR800004728 A KR 800004728A KR 840001605 B1 KR840001605 B1 KR 840001605B1
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KR
South Korea
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silicon
thin film
gate
amorphous
transistor
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KR1019800004728A
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KR830004680A (ko
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에이취. 홀름버그 스콧트
에이. 플라스크 리처드
Original Assignee
에너지 컨버션 디바이스 인코포레이리드
스탠포드 알. 오브신스키
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Publication date
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Publication of KR830004680A publication Critical patent/KR830004680A/ko
Priority to KR1019840004146A priority Critical patent/KR850000902B1/ko
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Abstract

내용 없음.

Description

박막 트랜지스터
제1도는 본 발명에 따라서 형성된 플레이너 MOS형트랜지스터와 유사한 금속소오스 및 드레인역을 가지는 박막증착에 의한 전계효과 트랜지스터의 일실시예를 나타내는 수직단면도.
제2도는 제1도에 도시한 트랜지스터의 회로도.
제3도는 제1도에 도시한 트랜지스터와 유사하지만 반도체의 수-스 및 드레인역을 가지는 박막 증착에 의한 전계효과 트랜지스터의 제2의 실시예를 나타낸 종단면도.
제5도는 제1도 내지 제4도에 도시한 트랜지스터와 기능에 있어서는 유사하지만 다른 기하학적 구조를 가지는 박막증착에 의한 전계효과 트랜지스터를 도시한 수직단면도.
* 도면의 주요부분에 대한 부호의 설명
10,40,110 : MOS상 구조 14,44,118 : 비정질합금
22,52,114 : 소-스영역 24,54,116 : 드레인역
26,56,120 : 게이트결연체
본 발명은 박막 전계효과 트랜지스터에 관하여 특히 적어도 실리콘과 불소를 함유하는 비정질(非晶資; amorphous)합금으로 형성된 타잎의 박막 전계효과 트랜지스터에 관한 것이다. 이점에 관하여서는 에스. 알. 오브신스키와 엠. 이주의 미합중국특허 제4,217,374호 “결정질 반도체와 동등한 비정질 반도체”및 에스. 알. 오브신스키와 에이. 마단의 미합중국특허 제4,226,898호(동일명칭)를 참조하기 바란다.
실리콘을 거대한 결정질 반도체 산업의 기반이고, 오늘날 생상되는 시판의 집적회로의 거의 전부에 사용되는 재료이다. 결정질 반도체 기술이 상업적 규모에 달하면 그것은 현재의 거대한 반도체 소자 제조산업의 기초로 된다. 이것은 실질적으로 결함이 없는 게르마늄 특히 실리콘 결정을 생장시키고 나아가서 이들을 P형 및 N형의 도전(導電)영역을 포함하는 외인성(外因性; extrinsic)물질로 전화시키는 과학자의 유능함의 덕분이었다. 이것은 도전율을 높여 그 P또는 N도전 타잎을 제어하기 위하여 실질적으로 순수한 이와같은 결정물질로 치환형 불순물로서 도입되는 도너(donor; n) 또는 억셉터(acceptor; p)의 도판트(dopant)물질을 100만부(ppm)단부로 확산시킴으로써 달성된다.
P-N접합의 결정을 형성하기위한 반도체 제조 프로세스는 대단히 복잡하고, 시간이 걸리고 비용이 많이드는 공정 및 높은 처리온도를 필요로 한다. 이와같이 트랜지스터 기타 전류제어용 소자(素子; device)에서 사용되는 이들 결정질물질은 실리콘 또는 게르마늄의 단결정(單結晶)을 생장(生長)시키고 또 P-N접합을 필요로하는 경우는 대단히 소량의 그리고 엄정량의 도판트로써 이와같은 단결정을 도핑(doping)함으로써 매우 신중하게 제어되는 여러조건 아래서 제조된다. 이들 결정생장 프로세스는, 그위에 질적화된 기억 회로가 형성되는 비교적 작은결정 웨이퍼(wafer)를 생산한다.
웨이퍼 규모의 집적화 기술에 있어서는 결정 웨이퍼의 작은 면적이 그위에 형성될 수 있는 집적회로의 전체 치수를 제한한다. 디스플래이 기술에서와 같이 큰 면적을 필요로하는 용도에 있어서는 이 결정 웨이퍼는 필요하고 요망되는 만큼의 큰 면적을 가지는 결정 웨이퍼를 제조하는 것이 불가능하다.
이와같은 소자는 P또는 N형의 도판트(dopant)를 기판(substrate)으로 확산함으로써 적어도 부분적으로 형성된다. 게다가 각소자는 기판으로 확산되는 불리 채널(isolation channel)사이에 형성된다. 실리콘 웨이퍼에 있어서는 충전밀도(웨이퍼 면의 단위면적당의 소자수)도 역시 제약되지만 이것은 각소자에 있어서 누설전류와 각각이 바람직하지 않은 열을 발생시키는 소자들을 조작하는데에 필요한 전력때문이다. 실리콘 웨이퍼는 열을 용이하게 발산하지 않는다. 또 누설전류는 휴대가능한 용도에 있어서 밧테리 즉 전력전지의 수명에 영향악을 미친다. MOS형의 회로에 있어서는 스윗칭 속도는 게이트(gate)의 길이와 직접관계가 있고 길이가 최고로 짧으면 속도가 가장 빠르게 된다. 확산법(擴散法), 프토리토그러피(photolithograhy)법 기타 결정제조법은 게이트의 길이를 얼마나 짧게할 수 있냐하는 것을 제약한다.
더구나, 상기의 충전밀도는 전지치수가 각소자의 코스트와 지수적 관계를 가지기 때문에 대단히 중요하게 된다. 예컨데 다이(die)치수가 인수(factor) 2만큼 감소하게된다면 그결과 코스트는 인수 6만큼 감소한다. 요약하면 결정질 실리콘을 사용한 정류소자 및 집적회로의 파라메타(parameter)는 소망하는대로 변경할 수 없고 다량의 재료 및 높은 처리온도를 필요로하고 비교적 적은 면적의 웨이퍼상에만 형성 가능하고 제조는 고가로되고 시간을 요하는 것이다. 비정질 실리콘에 기초를 둔 각 소자는 이들 결정질 실리콘의 결점을 제거할 수 있다. 비정질 실리콘은 결정질 실리콘보다도 빠르고 용이하게 낮은 온도에서 큰면적으로 제조할 수 있다.
따라서 필요에 응하여 대포지션(deposition)설비의 치수에만 제약되는 비교적 큰면적을 각각 포함할 수 있고 또 P형 및 N형 물질을 형성하여 그 결정질 물질에 의하여 제조되는 것에 비하여 코스트 및(또는) 조작상 우수한 P-N접합 정류기 및 제소자를 형성하기 위하여 도핑(doping)이 가능한 비정질의 반도체 합금 혹은 노력은 실질적으로 비생산적이었다. 비정질성 실리콘 또는 게르마늄(제4족)의 막은 통상 4층으로 형성되고 그 에네르기캡(energy gap)에 있어서 고밀도의 극재화(localized)상태를 일으키는 미공(微孔)및 단자상응어리(dangling bonds)기타 결함을 가지는 것으로 알려져 왕다.
비정질 실리콘 반도체막의 에네트기 캡에 있어서 고밀도의 국재화 상태의 존재는 트랜지스터 기타 전류제어 소자의 적용을 위한 P-N접합을 형성하는데는 이와같은 막을 부. 당한 것으로하는 도전대(condaction bands) 혹은 가전자대(valence bands)에 바로 접근한 페트미준워(Fermi level)를 변화시키기 위하여 이와같은 막이 성공적으로 도핑되거나 기타 변성조치를 할 수 있게끔되는 결과를 초래했다.
비정질 실리콘 및 게트마늄에 관련된 상기의 제문제를 가능한한 억제하자는 시도로서 스코틀랜드 단디주단디대학의 카네기 물리연구소의 떠블유, 이. 스피어 및 피. 지. 레 콤베트는, 비정질 실리콘 또는 게트마늄에 있어서 에네르기 캡의 국제화 상태를 감소시켜 이것을 진성 결정질 실리콘 또는 게트마늄에 더욱 가깝게 만들고 또 결정질 물질의 도핑에 있어서와 같이 적당한 종래의 도판트(dopant)를 사용하여 비결정질 물질을 대체적(代替的)으로 도핑하여 이들을 외인성의 P 또는 N형의 도전성으로 만든다고 하는 목적에 대하여, 솔리드스 테이트 콤묶니케이션지의 1957년판 제17권의 1193-1196면에 개재된 논문 “비정질 실리콘의 치환형 도핑”에 대하여 연구를 했다.
상기 국제화 상태의 감소는 비정질 실리콘막의 백열방전 대포지션(deposition)에 의하여 달성되는바, 이 경우 시란(SiH4) 가스가 고주파의 백열 방전에 의하여 분해되어 약 500-600°K(227-327℃)의 기판온도에서 기판상에 부착되는 반응작용 관내로 시란가스를 통과시켰다. 이와같이 기판상에 부착된 물질은 실리콘과 주소로 이루어지는 진성(intrinsic)의 비정질 물질이었다.
도프된 비정질 물질을 형성하기 위하여 N형 도전성을위한 포스핀(PH3)가스와 P형 도전성을 위한 디보란(B2H6)가스를 미리 시란가스와 혼합하여 두고 이것을 전과 마찬가지의 조작조건하에 백열 방전반응관내로 통과시켰다. 사용한 도판트(dopants)의 기체상의 농도는 약 5×20-6내지 10-2체적부이었게. 이와같이 부착된 물질은 아마도 치환형의 인(phosphours) 또는 붕소의 도판트를 포함하고 외인성의 N또는 P형의 도전성을 나타냈다.
이들 연구자에게는 알려지지 않았던 것이지만 다른 연구자들에 의하여 시란(SiH4)중의 수소가 백열 방전데포지션하는 사이 실리콘의 단자상 응어리(dangling bonds)의 다수와 최적온도에서 결합하여, 에네르기캡에 있어서 국재화 상태의 밀도를 실질적으로 감소시켜 비정질 물질의 전자적성상(properties)을 대응하는 결정질 물질의 그것에 적당하게 더욱 접근시킨다고하는 목적에 가까이간 것이 지금에야 알려졌다. 디. 다이존즈, 떠블유. 이. 스피어, 피. 지. 레 콤베어, 에스. 티 및 알. 메르틴즈도 또한 같은 대포지션법을 사용하여 Ge-H형태의 GeH4을 조제하는 방법에 대하여 연구했다.
얻어진 물질은 그 에네르기 캡에 있어서 농은 밀도의 국재화(localized)상태의 증거를 나타냈다. 이 물질은 도프할 수 있지만 Si-H를 사용한 경우에 얻어질 수 는것보다도 효율이 실질적으로 저하했다.
필소피컬 매가진 B 제39권의 147면(1979년)에 보고된 이 연구에 있어서는 저자는 큰 밀도의 캡상태때문에 얻어진 물질은 “도핑실험 및 가능성이 있는 용도에 대하여 Si보다 매력이 부족한 물질이다”라고 결론내리고 있다.
상술한 시란법에 수소를 포함하는 것은 사란중의 수소대 실리콘의 고정된 비율에 근거하여 제한을 초래할 뿐아니라 최고로 중요한 것은 여러가지의 Si대 H의 결합형태가 이들 물질에 있어서 유해한 결과를 가져올 수 있는 별도의 비결한 상태를 발생시키는 일이다. 단라서 유효한 P및 N형 도핑에 관하여 특히 유해한 이들 물질중의 국재화 상태의 밀도를 저하시키는 기본적인 제한이 존재한다. 시란을 부착시킨 물질의 결과로서 얻어지는 밀도는 좁은 소진폭(depletion width)을 초래하고 이것은 다시 그 작용이 자유담체(carrier)의 드리프트(drift)에 의존하는 소자의 효율을 제한한다. 실리콘과 수소만을 사용하여 이들 물질을 형성하는 방법은 또 상술의 파라메타의 전부에 영향을 미치는 높은 밀도의 편면상태를 초래한다.
시란가스로부터의 실리콘의 백열 방전 대포지션법의 개발이 행해지는 알곤(sputtering 증착법에 의하여 필요함)과 분자상태의 수소의 혼합물의 분위기에서 비정질 실리콘막의 스팟터링(sputtering) 증착법(蒸着法)에 대하여 연구가 이루어졌고 부착된 비정질 실리콘막의 특성에 대하여 이와같은 분자상태의 수소라는 결과를 얻었다.
이 연구는 수소가 에네르기 캡에 있어서 국저화상태를 감소시키도록 결합하는 보상물로서 작용한 것을 나타내었다. 그러나 에네르기 캡에 있어서 국저화 상태가 스팟터링 증착법에 있어서 감소된 정도는 상기의 시란 대포지션법에 의하여 달성된것보다는 훨씬 적었다. 상술의 P및 N형 도판트(dopant)물질도 역시 스팟터링법에 도입되어 P및 N형의 도핑 제어된 물질을 생성시켰다. 이들물질은 백열방전법에서 얻어진 물질보다도 낮은 도핑효과를 가지는 것이었다. 그어느 방법도 시판용 P-N접합소자의 제조를 위한 충분히 높은 억셉터 농도를 사용하여 효율적인 P형 도핑제어를 행한 물질을 생성시키지 않았다. N형 도핑효율은 바람직한 용납할만한 상업 레벨보다도 낮고, P형 도핑효율에 대하여는 밴드 캡(band gap)에 있어서 국제화 상태의 수를 증가하기 때문에 특히 불만스런 것이었다.
트랜지스터의 여러가지 막이 다른 전기식 특성을 가지는 다른 물질로부터 만들어지는 박막 트랜지스터 및 소자의 여러가지의 제조방법 및 구성방법이 제안되어왕다. 예를들자면, 상기와같이 시란으로 형성되는 닉켈산화막산화막, 실리콘막, 비정질 실리콘막 및 비정질 실리콘과 수소의 막을 사용하는 박막 트랜지스터가 제기되어 왕다. 또 플레나(planar)-MOS구조와 같이 여러가지의 기하학적 형태가 제기되어 왔다.
결정질 실리콘에 더욱 닮게하려고하는 시도로 시란가스로부터 얻은 수소에 의하여 변성되고 결정질 실리콘을 도핑하는 것과 같은 방법으로 비정질 실리콘을 미리 증착하는 것은, 모든 중요한 점에 있어서 도프제어된 결정질실리콘의 경우보다도 열등한 특성한 특성을 가진다. 레 콤베트와 스피어 및 상술한 다른 사람에 의하여 보고된 것처럼 시탄에 기초를 둔 트랜지스터 소자에 있어서는 누설 전류를 암페어로 낮고 포화전류는 약 5×10-6암페어로 보이며 소자의 스윗칭 주파수는 약 104Hz로 보이고 그 물질이 시간이 흐름에따라 열화(劣化)하기 때문에 그 안정성이 낮다.
상술의 1980년 8월 12일발행의 에스. 알. 오브신스키와 엠. 이주와의 미합중국특허 제4,217,374호 “결정질 반도체와 동등한 비정질 반도체”와 1980년 10월 7일 발행의 에스. 알. 오브신스키와 에이. 마단의 미합중국특허 제4,276,898호(동일명칭)에 있어서는, 실리콘과 불소를 함유하는 비정질 합금을 사용하는 실질적으로 감광성(感光性)의 정류소자인 태양전지의 제조가 제안되어 있다.
본 발명에 의하면 소-스(source)영역, 드레인(drain)영역, 게이트 결연체와 이들과 결합된 적어도 실리콘과 불소를 함유하는 박막 증착 비정질 합금과 상기 게이트 결연체와 접촉하는 게이트 전극을 가지는 박막전계효과 트랜지스터가 제공된다.
이 비정질합금은 비정질합금조성 Sia-Fb-Hc와 같은 수소도 함유한다. 단 여기서 a는 80내지 98원자% b 약 1내지 10원자% c는 1내지 10원자%의 범위내에 있다.
전개효과 트랜지스터는 여러가지의 기판상에 증착될 수 있고 박막 전계효과 트랜지스터의 활성 영역간의 결연체와 금속과 같은 전도성의 기판을 포함한다. 이 트랜지스터는 결연체, 반도체, 결연체, 금속 또는 결연된 반도체 기판상에 증착될 수 있다. 여러가지 기판상에 형성될 수 있고 또 누설전류 및 작동전류가 적기 때문에 이 트랜지스터는 상호의 편면상에 형성되는 즉 퇴적(stacked)이 가능하다.
박막 전계효과 트랜지스터는 선택된 특정의 형상 및 선택된 비정질 실리콘 불소물질막의 두께에 따라서, 예컨대, 10-6암페아 정도의 또 10-4암페아 이하 또는 이보다 큰 DC포화전류, 적어도 10MHz의 상한 차단주파수, 약107의 큰 오프재항; 오프재항비율 및 약 10-11암페아이하의 대단히 적은 누설전류와 같이 여러가지의 바람직한 특성을 가질 수 있다. 더욱이 상기 합금은 시간에 따라 열화(劣化)되지 않는다. 따라서 본 발명의 한 목적은 소-스역(source region) 드레인역(drain region), 게이트(gate)결연체 및 이 게이트 결연체와 접촉하는 게이트 전극으로 이루어지고 상기 소-스역과 드레인역과 게이트결연체로 결합된 적어도 실리콘 불소를 함유하는 박막 증착 비정질 합금을 특징으로 하는 박막 전계효과 트랜지스터 소자의 제공에 있다.
본 발명의 바람직한 실시예는 본 명세서에 첨부된 도면을 참조하여 기술하기로 한다.
제1도에는 본 발명의 교시에 따라 형성된 박막 전계효과 트랜지스터(10)가 도시되어 있다. 도시된 바와같이 이트랜지스터(10)는 실리콘저료, 1층의 폴리마저료 또는 금속의 편면상의 결연체일 수도 있는 절연물질의 기판(12)상에 형성된다.
본 발명의 교시(敎示)에 따라서 기판(12)상에는 수소를 포함할 수 있고 N형 또는 P형의 합금을 형성하도록 도프(dop)제어될 수 있는 실리콘, 불소를 포함하는 얇은 합금층(14)이 증착(蒸着)된다. 이 합금층(14)상에는 산화물 휠드(field)같은 절연물질의 층 즉 밴드(16)가 있고 이로부터 산화물 휠드등의 절연물질로된 다른층 즉 밴드(18)가 거리를 두고 배치되어 있다.
종래의 포토리토그러퍼(photolithography) 기술등에 의하여 이 두개의 밴드(16,18)사이에는 채널 즉 개구(20)(opening)이 형성된다.
소-스 금속도체(22)는 밴드(16)상에 증착되고 그 일부는 합금층(14)과 접촉하여 소-스금속(22)과 비정질 합금층(14)와의 사이의 계면(界面)에서 숏트키 배리어(Schottky barrier)접점을 형성한다. 마찬가지로 드레인 금속의 도체즉 층(24)이 절연밴드(18)상에 증착되고 그 일부가 소-스금속(22)으로부터 떨어져 배치된 합금층(14)과 접촉한다.
드레인금속(24)과 비정질층(14)간의 계면은 별도의 숏트키 배리어 접점을 형성한다.
산화물 게이트 또는 질화물 게이트(26)와 같은 절연물질의 게이트 절연층(26)이 소-스금속(22)과 드레인금속(24)상에 이들 금속간의 비정질 합금층(14)와 접촉하도록 증착된다. 이게이트 절연물질층(26)상에는 알미늄 또는 모리브덴과 같은 적당한 금속으로 만들수 있는 게이트 도체(28)가 증착된다. 이 게이트 도체상에는 별도의 절연물질층(30)이 증착되어 산화물 휠드로서 식별되는 소자를 수등화한다.
다음의 인접하는 트랜지스터가 소스(22)를 외부의 도체와 접촉시기전에 절연층(16)과 절연층(30)이 접합된다. 이 절연층(16)은 도시한 트랜지스터(10)의 절연체(18)를 형성한다.
산화물 휠드(field)라 불리는 절연물질(86)의 게이트 절연층(26)과 밴드(16과 18)는 금속산화물, 이산화규소 또는 질화규소와 같은 다른 절연체로써 만들수 있다. 소-스금속(22)과 드레인금속(24)은 알미늄, 몰리브덴과 같은 적당한 전도성이 있는 금속 또는 금, 팔라듬, 백금 또는 크롬과 같은 높은 작업함수(work function)금속으로써 형성시킬수 있다. 게이트 절연체는 질화물, 이산화규소, 또는 질화 실리콘물질이어도 좋다.
본 발명에 따르면, 실리콘과 불소를 함유하고 게다가 수소도 포함하는 합금을 비정질 합금층(14)의 형성을 위하여 사용한다. 이 합금은 많은 다른 회로에 사용하는 것을 가능하게하는 바람한 여러가지 특성을 가지고 있다. 합금층(14)은 Sia-Fb-Hc인 조성으로 만들어지는 것이 바람직하며 여기서 a는 80내지 98원자% b는 1내지 10원자% c는 1내지 10원자 %의 범위이다.
상기 합금은 10내지 1000ppm인 량의 주기율표 제5족 또는 제3족의 물질로부터 얻은 도판트로 도프제어가 가능하다. 이 도판트 물질과 도핑량은 변할 수 있다.
비정질 물질의 합금핑(14)의 두께는 100내지 5000A의 범위내에 있고 사용한 두께는 약 1000A이다. 소-스금속(22)과 드레인금속(24)은 500내지 20,000의 벽위의 두께를 가지고 사용한 두께는 약 2000A이다. 게이트 도체(28)는 금속으로 만들어지는 것으로 설명했으나 필요에 따라서 도프제어한 반도체물질로 형성할수도 있다. 각층의 형상 및 두께에 따라서 누설류가 약 10-11암페아이기 때문에 큰 오프재항(OFF resistance)과 약 10-4암페아의 DC포화 전류를 제공하는 전계효과 트랜지스터가 상술한 바와같이 구성가능하다.
제1도에 도시하는 박막 전계효과 트랜지스터(10)의 구성에 있어서는 각 물질층, 특히 합금층(14)이 여러가지 증착기술, 바람직하기로는 백열방전법에 의하여 증착된다. 전계효과 트랜지스터(10)의 게이트(G) 소-스(S)및 드레인(D)의 제회로가 제2도에 도시된다.
다음에 제3도에 있어서는 트랜지스터(10)와 같이 절연된 기판층(42)상에 형성되는 평탄하게 구성된 박막전계효과 트랜지스터(40)가 도시된다.
이 기판물질(42)의 표면상에는 백열전등에 의하여 실리콘과 불소를 함유하고 더욱 바람직하기로는 수소를 함유하는 N형 또는 P형의 합금층(44)이 증착된다. 이 합금층(44)상에는, 산화물 훨드로써 제조되고 그 사이에 개구(50)을 형성한 제3도에 도시한 바와같이 2층의 절연물질(46과 48)이 증착되어 있다. 이 절연층(46과 48)상에는 역시 실리콘과 불소를 함유하고 더욱이 수소를 함유하는 것이 바람직한 소-스합금층(52)과 드레인 합금층(54)가 각각 증착되어 있다. 소-스합금층(52)과 드레인 합금층(54)은 N또는 P형의 비정질 합금이다. 다음에 N-P또는 P-N형 접합을 상기층(52및 54)이 합금층(44)과 접촉하는 계면에 형성시킨다.
층(52)과 층(54)의 증착후 산화물 게이트(56)라 부르는 게이트 절연층(56)을 소-스역(52), 비정질층(44)의 노출부, 드레인역(54)상에 증착시킨다. 다음에 게이트 도체(58)를 게이트 절연체(46)상에 증착하고 수동화절연층(60)을 산화를 휠드로 신별되는 게이트도체(58)의 표면상에 증착시킨다.
트랜지스터(40)의 게이트(G) 소-스(s) 드레인(D)의 저회로를 제4도에 도시한다.
트랜지스터(40)와 트랜지스터(10)의 차이는 트랜지스터(40)의 드레인역과 소-스역 즉 도체(52와 54)가 반도체 물질로 바람직하기로는 Si-F-H합금형태로 만들어지는 것이다.
다음 제5도에서는 본 발명의 교시에 따라서 형성된 다른 전계효과 트랜지스터(110)가 도시된다. 트랜지스터(110)는 금속기판(111)으로부터 트랜지스터(110)의 활성성분을 분리하며, 트랜지스터(110)내에 생긴열이 히트싱크(heat sink)를 형성하는 금속기판으로 흐를수 있도록 충분히 얇은 절연물질의 박층(112)을 그위에 증착시킨 금속기판(111)상에 형성된다.
이 박막 전계효과 트랜지스터(110)은 금속 또는 N형 또는 P형의 반도체 합급으로 형성된 소-스도체층(114)을 증착함으로써 형성된다. 드레인 도체(116)은 절연층(112)상에 증착되지만 이것도 또 금속 또는 P형 또는 N형의 반도체 합금으로 제작된다. 이도체(114, 116)의 표면상에는 상술의 Si-F-H합금과 같은 진성 또는 가볍게 도프제어한 합금층(118)이 증착된다.
합금층(118)의 표면상에는 실리콘 산화물 또는 실리콘 질화물이어도 좋은 게이트 절연체(120)가 증착되어 있다. 게이트 절연체(120)의 표면상에는 금속 또는 반도체 물질이어도 좋은 게이트 도체층(122)이 증착된다 수동층(124)이 게이트 도체(122)상에 증층된다.
소-스역 또는 드레인역이 증착된 기판(112)를 가로질러 Y측 도체와 같이 뻗어있도록 여러가지의 트랜지스터(10,40,110)를 매트릭스상으로 형성할 수 있다. 다음에 드레인역 또는 소-스역을 증착시켜서 그다음에 X축 도체와 접속되는 분리된 드레인 혹은 소스역을 형성한다.
이와같이 전계효과 트랜지스터(10,50 및 110)은 PROM소자와 관련시켜 사용하여 기억영역과 분리소자를 구성하는 기억회로내의 분리소자를 형성할 수 있다.
본문중에 설명한 본 발명의 여러가지 실시예의 박막 전계효과 트랜지스터는 매우 소형이면서 이제까지 기술한 바와같이 대단히 양호한 작동특성을 가지는 트랜지스터를 제공하는 것이다. 제5도의 124와 같은 트랜지스터 표면의 절연층은 다른 트랜지스터를 그위에 형성하기 위한 절연층을 형성하여 퇴적 트랜지스터 형태를 제공하고 따라서 소자의 충전밀도를 더욱 증대시키기 위하여 사용할 수 있다. 이것은 각층이 증착되기 때문에 또 각 소자의 작동전류 및 누설전류가 낮기 때문에 가능하다.
이제까지의 기술로부터 본 발명의 고시에 따라서 Si-F-H인 조성의 합금을 함유하는 박막 전계효과 트랜지스타가 많은 장점을 가지는 것이 명백할 것이다.
제1도, 제3도 및 제5도의 평탄구조는 또한 바닥에 게이트를 가진 도시된 것과는 역순으로 형성하는 것도 가능하다. 숏터키 배리어는 또 MIS(금속절연게이트 반도체) 접촉일 수도 있다. 또한, 하나의 소자중의 게이트도체는 금속포리실리콘 또는 또프제어한 반도체 물질로 하고 동일한 금속 또는 반도체물질을 함께 사용하는 대신에 다른 금속 또는 반도체의 드레인 물질을 사용하는 것도 가능하다.

Claims (1)

  1. 소-스역(source region), 드레인역(drain region), 게이트(gate)절연체 및 상기 게이트 절연체와 접촉하는 게이트 전국을 포함하는 박막 전계효과 트랜지스터 소자에 있어서, 박막증착 비정질합금(14,44,118)이 상기 소-스역(24,54,116)과 상기게이트 절연체(26,56,120)에 결합된 실리콘과 불소를 적어도 함유하는 것을 특징으로하는 박막 트랜지스터.
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