JPS61201361A - マイクロプロセツサ間通信方式 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔概要〕 マイクロプロセッサ間の通信方式に於いて、共通の計数
手段を設け、該計数手段により形成されるクロック信号
により、異なる通信方式のマイクロプロセッサ間での通
信を可能とする。

〔産業上の利用分野〕

本発明は、非同期形シリアルポートを有するマイクロプ
ロセッサと同期形シリアルポートを有するマイクロプロ
セッサとの間で、シリアルポートを用いてシリアルデー
タの送受信を行うマイクロプロセッサ間通信方式に関す
るものである。

複数のマイクロプロセッサを設けて、分散処理を行うマ
ルチプロセッサシステムが多く採用されている０例えば
、高機能電話機に於いては、高速処理が可能であるが高
価な８ビツト・マイクロプロセッサと、廉価であるが低
速処理の４ビツト・マイクロプロセッサとを設け、８ビ
ツト・マイクロプロセッサと４ビツト・マイクロプロセ
ッサとの間でデータ転送を行うと共に、８ビツト・マイ
クロプロセッサにより交換機との間の制御情報の送受信
制御を行わせ、４ビツト・マイクロプロセッサにより押
釦スイッチの入力処理や表示処理等を行わせる構成が提
案されている。

〔従来の技術〕

このようなマルチプロセッサシステムに於いては、シリ
アル通信方式が異なる場合が多く、前述の場合は、８ビ
ツト・マイクロプロセッサは非同期形シリアルポートを
有し、又４ビツト・マイクロプロセッサは同期形シリア
ルポートを有するものであり、従って、シリアルポート
間でデータ転送を行わせることが出来ないことから、プ
ロセッサ間にバッファメモリを設け、パラレルポートを
用いてパラレルデータを転送する構成が採用されている
。

第５図は従来例のブロック図であり、１１は非同期形シ
リアルボートを有する第１のマイクロプロセッサ、１２
は同期形シリアルボートを有する第２のマイクロプロセ
ッサ、１３はバッファメモリ、１３Ａ、１３Ｂはバッフ
ァ部、Ｓｌはシリアル入力ポート、ＳＯはシリアル出力
ポート、ＳＣはシリアルクロックポート、ＩＲＱＩ、Ｉ
ＲＱ２は割込信号、ＢＳＩ、ＢＳ２はデータバス、Ｒ１
、Ｒ２は続出制御信号、Ｗｌ、Ｗ２は書込制御信号、Ｂ
ＹＩ、ＢＹ２はビジー信号である。

バッファメモリ１３はバッファ部１３Ａ、１３Ｂから構
成され、データバスＢＳＩ、ＢＳ２を介してパラレルデ
ータが加えられて、書込制御信号Ｗｌ、Ｗ２が加えられ
ると、そのパラレルデータが書込まれることになる。そ
して、ビジー信号ＢＹ１．ＢＹ２及び割込信号ＩＲＱ１
．ＩＲＱ２が出力される。又読出制御信号Ｒ１，Ｒ２が
加えられると、パラレルデータがデータバスＢＳ１．Ｂ
Ｓ２に読出され、ビジー信号ＢＹＩ、ＢＹ２は空きを示
すものとなり、又割込信号ＩＲＱＩ、ＩＲＱ２の出力は
停止される。

マイクロプロセッサ１１．１２は、ビジー信号ＢＹＩ、
ＢＹ２を監視して、バッファメモリ１３が空きであるか
否かを識別し、空きの場合にデータバスＢＳＩ、ＢＳ２
にパラレルデータを送出するものであり、又割込信号Ｉ
ＲＱＩ、ＩＲＱ２によりバッファメモリ１３にデータが
書込まれたことを識別して、続出制御信号Ｒ１，Ｒ２に
よってパラレルデータの読出しを行うものである。

第６図は動作説明図であり、第１のマイクロプロセッサ
１１から第２のマイクロプロセッサ１２ヘデータを転送
する場合、第１のマイクロプロセッサ１１は第６図の（
ａｌに示すビジー信号ＢＹＩを監視し、ビジー信号ＢＹ
Ｉが“１“　（空き）の場合に、（ｂｌに示すパラレル
データをデータバスＢＳｌに送出する。そして、（Ｃ）
に示す書込制御信号Ｗｌを送出する。この書込制御信号
Ｗ１の立上りのタイミングで、パラレルデータはバッフ
ァ部１３Ｂに書込まれる。このパラレルデータの書込み
によって、（ｄ）に示す割込信号Ｉ　ＲＱ２は受信有を
示す“０”となり、又ビジー信号ＢＹＩも（ａ）に示す
ようにビジーを示す“Ｏ”となる。

第２のマイクロプロセッサ１２は、受信有を示す“０”
の割込信号Ｉ　ＲＱ２により、（ｅ）に示す続出制御信
号Ｒ２を出力する。それよって、バッファ部１３Ｂから
データバスＢＳ２に、（ｆ）に示すようにパラレルデー
タが読出され、第２のマイクロプロセッサ１２はこのパ
ラレルデータを読込むことができる。バッファ部１３Ｂ
からのパラレルデータの読出しにより、ビジー信号ＢＹ
Ｉは空きを示す“１”となり、又割込信号ＩＲＱＩは受
信無を示す“１”となる。

第２のマイクロプロセッサ１２から第１のマイクロプロ
セッサ１１ヘデータを転送する場合は、第６図の（ａ）
がビジー信号ＢＹ２、（ｂ）がデータバスＢＳ２のパラ
レルデータ、（Ｃ）が書込制御信号ｗ２、（ｄ）が割込
信号Ｉ　ＲＱ　１　、（ｅｌが読出制御信号Ｒ１、（ｆ
）カデータパスＢＳＩに読出されたパラレルデータを示
すものとなり、バッファメモリ１３を介してマイクロプ
ロセッサ１１．１２間の通信を行うことができる。

〔発明が解決しようとする問題点〕

前述のように、シリアル通信方式が異なるマイクロフロ
セッサ１１．１２間では、シリアルポートを直接的に接
続してデータ転送を行うことができないので、パラレル
ボートを用い、バッファメモリ１３を介してデータ転送
を行うものであり、又マイクロプロセッサは、ボート単
位で周辺装置の制御を行う構成が一般的であり、パラレ
ルボートをプロセッサ間通信に使用するものであるから
、周辺装置を制御する為のボートの割当てが制限される
欠点があった。

本発明は、廉価な構成によってシリアル通信方式の異な
るマイクロプロセッサ間で、シリアルデータの転送を行
わせて、ボートの有効利用を図ることを目的とするもの
である。

〔問題点を解決するための手段〕

本発明を第１図の原理ブロック図により説明する。非同
期形シリアルボートを有する第１のマイクロプロセッサ
１と、同期形シリアルボートを有する第２のマイクロプ
ロセッサ２との間に、第２のマイクロプロセッサ２から
の制御によって起動、停止され、第１のマイクロプロセ
ッサ１のクロック信号ＣＫＩをカウントして、第２のマ
イクロプロセッサ２のクロック信号ＣＫ２を形成する計
数手段３を設ける。第１のマイクロプロセッサ１からス
タートビットとストップビットとを付加したシリアルデ
ータは、シリアル出力ポートＳＯから送出される。第２
のマイクロプロセッサ２はそのデータのスタートビット
を検出して計数手段３を起動し、この計数手段３によっ
て形成されたクロック信号ＣＫ２に従ってシリアルデー
タを受信する。文筆２のマイクロプロセッサ２から計数
手段３を起動し、この計数手段３によって形成されたク
ロック信号ＣＫ２に従ってスタートビットとストップビ
ットとを付加したシリアルデータをシリアル出力ポート
ＳＯから送出する。第１のマイクロプロセッサ１は、ク
ロック信号ＣＫＩに従って多点サンプリングによりシリ
アルデータを受信識別する。

〔作用〕

計数手段３は、非同期形シリアルポートを有する第１の
マイクロプロセッサｌのサンプリング用のクロック信号
ＣＫＩから、同期形シリアルボートを有する第２のマイ
クロプロセッサ２のシリアルデータ送受信用のクロック
信号ＣＫ２を形成するので、第２のマイクロプロセッサ
２は計数手段３によって形成されたクロック信号ＣＫ２
に従ってシリアルデータの送受信を行い、第１のマイク
ロプロセッサ１は、クロック信号ＣＫＩによって受信シ
リアルデータのサンプリング識別を行うことで、パンフ
１回路等を設けることなく、異なる通信方式のプロセッ
サ間通信を可能としている。

〔実施例〕

以下図面を参照して本発明の実施例について詳細に説明
する。

第２図は本発明の実施例のブロック図であり、非同期形
シリアルポートを有する第１のマイクロプロセッサ１の
シリアル出力ポートＳｏと、非同期形シリアルボートを
有する第２のマイクロプロセッサ２のシリアル入力ポー
トＳＩ及び割込ボー）ＩＲＱとを接続し、文筆１のマイ
クロプロセッサ１のシリアル入カポ−）Ｓｌと、第２の
マイクロプロセッサ２のシリアル出力ポートＳＯとを接
続する。

文筆１のマイクロプロセッサ１のシリアルクロックボー
トＳＣに加えるクロック信号ＣＫＩをカウンタ（計数手
段）３に加え、このカウンタ３の出力のクロック信号Ｃ
Ｋ２を、第２のマイクロプロセッサ２のシリアルクロッ
クボートＳＣに加え、文筆２のマイクロプロセッサ２の
起動制御ボー）ＳＲからカウンタ３に起動制御信号を加
えるものである。

又４〜７はシリアルバッファであり、データが書込まれ
ている状態か読出された状態であるかを示すステータス
信号ａ−ｄが出力されている。又８．９は論理処理部で
ある。シリアルバッファ５．７には、先頭にスタートビ
ット、後部にストップビットが付加されたデータＤｌｌ
、Ｄ２１がセットされるもので、データのセントにより
ステータス信号す、　　ｄはビジーとなって二重書込み
を防止している。又シリアルバッファ４．６にシリアル
データが書込まれると、ステータス信号ａ、　　ｃはビ
ジーを示す信号となり、データＤ１２．Ｄ２２が読出さ
れるとレディとなる。

例えば、第１のマイクロプロセッサｌから第２のマイク
ロプロセッサ２ヘデータを転送する場合は、例えば、論
理処理部８からのデータＤｌｌをシリアルバッファ５に
セットして、シリアル出力ボートＳＯから送出する。第
２のマイクロプロセッサ２では、割込ボートＩＲＱに加
えられたシリアルデータのスタートビットを検出して起
動制御ボートＳＲからカウンタ３に起動信号を加える。

それによって、カウンタ３はクロック信号ＣＫＩのカウ
ントを開始し、クロック信号ＣＫ２を出力する。このク
ロック信号ＣＫ２はシリアルクロックボートＳＣからシ
リアルバッファ６に加えられ、受信したシリアルデータ
がシリアルバッファ６に書込まれる。１ワ一ド分の書込
みにより、ステータス信号Ｃはビジーとなり、又カウン
タ３のカウント動作は停止される。そして、受信したデ
ータＤ２２が出力されてマイクロプロセッサ２の論理処
理部９へ転送される。

文筆２のマイクロプロセッサ２から第１のマイクロプロ
セッサ１ヘデータを転送する場合は、スタートビットと
ストップビットとが付加されたデータＤ２１をシリアル
バッファ７にセットし、ステータス信号ｄをビジー状態
とし、且つカウンタ３を起動させる。このカウンタ３の
起動によりクロック信号ＣＫ２がシリアルバッファ７に
加えられて、シリアル出力ボートＳＯからシリアルデー
タが出力される。そして、１ワードの送出によりカウン
タ３のカウント動作は停止される。第１のマイクロプロ
セッサ１では、クロック信号ＣＫＩによって受信シリア
ルデータをサンプリングし、スタートビット及びストッ
プビットを検出し、それらの間のデータＤ１２をシリア
ルバッファ４から内部の論理処理部８へ転送する。

第３図は動作説明図であり、第１のマイクロプロセッサ
１から第２のマイクロプロセッサ２ヘシリアルデータを
転送する場合についてのものであり、（ａ）はシリアル
データで、ＳＴはスタートビット、ＢＯ〜Ｂ７は８ビツ
ト構成のデータビット、ＳＰはストップビットである。

又（ｂ）は第１のマイクロプロセッサ１のクロック信号
ＣＫ１、（Ｃ）はカウンタ３の起動制御信号、（ｄ）は
カウンタ３によって形成されたクロック信号ＣＫ２を示
し、例えば、クロック信号ＣＫ１をカウンタ３によって
１／１６分周して形成されたものである。又（ｅ）は第
２のマイクロプロセッサ２のシリアルバッファ６の内容
、（ｆ）はシリアルバッファ６のステータス信号Ｃ１（
幻はシリアルバッファ５のステータス信号すを示す。

第１のマイクロプロセッサ１のシリアルバッファ５に、
第３図の（ａ）に示すデータがセットされると、ステー
タス信号すは（幻に示すようにビジーとなり、シリアル
バッファ５からセットされたデータを送出し、ストップ
ピッ）ＳＰの送出が終了すると、レディとなる。このシ
リアルバッファ５から（ａ）に示すデータが送出されて
、第２のマイクロプロセッサ２のシリアル入力ポートＳ
Ｉ及び割込ボー）ＩＲＱに加えられ、スタートビットＳ
Ｔが検出されると、（Ｃ）に示す起動制御信号によって
カウンタ３が起動され、（ｄｌに示すようにクロック信
号ＣＫ２がシリアルクロックポートＳＣに加えられ、こ
のクロック信号ＣＫ２に従って受信データがシリアルバ
ッファ６に書込まれる。８ビツトＢＯ〜Ｂ７の受信によ
り起動制御信号によってカウンタ３の動作は停止され、
クロック信号ＣＫ２の形成は停止されるので、シリアル
バッファ６の内容は（８１に示すものとなる。そして、
シリアルバッファ６のＩｆ）に示すステータス信号Ｃは
フルとなり、シリアルバッファ６からデータＤ２２が論
理処理部等へ転送されると、ステータス信号Ｃはエンプ
ティとなる。

第４図は第２のマイクロプロセッサ２から第１のマイク
ロプロセッサ１ヘデータを転送する場合の動作説明図で
あり、（Ａ）に示すデータＤ２１が第２のマイクロプロ
セッサ２のシリアルバッファ７にセットされると、ステ
ータス信号ｄは第４図の（Ｃ）に示すようにレディから
ビジーとなり、（Ｄ）に示す起動制御信号によりカウン
タ３が起動されて、（Ｂ）に示すクロック信号ＣＫ２が
シリアルクロックポートＳＣからシリアルバッファ７に
加えられる。それによって、第２のマイクロプロセッサ
２のシリアル出力ボートＳＯからシリアルデータが送出
される。１ワードの送出終了によりカウンタ３の動作が
停止され、又シリアルバッファ７のステータス信号ｄは
レディとなる。

第１のマイクロプロセッサ１では、シリアル入力ポート
Ｓ■で受信したデータをクロック信号ＣＫ１でサンプリ
ングして識別し、スタートビットＳＴを検出すると、次
のビットＢＯからＢ７までをシリアルバッファ４に書込
むことになる。そして、シリアルバッファ４のステータ
ス（ｉ号ａは、第４図の（Ｅ）に示すようにエンプティ
からフルとなり、論理処理部８等へデータＤ１２が転送
される。

前述の実施例に於いては、スタートビットとストップビ
ットとを含めて１０ビット単位でシリアル転送を行う場
合を示しているが、任意のビット数単位で転送を行うこ
とができるものである。又８ビツト・マイクロプロセッ
サと４ビツト・マイクロプロセッサとの間の通信のよう
に、処理ビット幅が異なる場合に於いても適用すること
ができるものである。

〔発明の効果〕

以上説明したように、本発明は、シリアル通信方式が異
なるマイクロプロセッサ間に於いても、計数手段（カウ
ンタ）３による相互のクロック信号の同期化によりシリ
アルデータ転送速度のクロック信号を形成して、シリア
ルボートを用いてシリアルデータ転送を行うことができ
るものであるから、従来のようなバッファメモリを必要
としないものとなり、経済的な構成となる。更に、シリ
アルボートを用いてマイクロプロセッサ間通信を行うこ
とにより、パラレルボートを他の周辺装置の制御の為に
割当てることが可能となり、ボートの有効利用を図るこ
とができる利点がある。

【図面の簡単な説明】

第１図は本発明の原理ブロック図、第２図は本発明の実
施例のブロック図、第３図及び第４図は動作説明図、第
５図は従来例のブロック図、第６図は従来の動作説明図
である。 １は第１のマイクロプロセッサ、２は第２のマイクロプ
ロセッサ、３はカウンタ、４〜７はシリアルバッファ、
８．９は論理処理部、Ｓｌはシリアル入力ポート、ＳＯ
はシリアル出力ボート、ＳＣはシリアルクロックボート
、ＩＲＱは割込ボート、ＳＲは起動制御ボートである。

Claims (1)

1. 【特許請求の範囲】 非同期形シリアルポートを有する第１のマイクロプロセ
   ッサ（１）と、同期形シリアルポートを有する第２のマ
   イクロプロセッサ（２）との間に、前記第１のマイクロ
   プロセッサのクロック信号を計数して前記第２のマイク
   ロプロセッサのクロック信号を作成する計数手段（３）
   を設け、前記第２のマイクロプロセッサ（２）は、前記
   計数手段（３）を起動し、該計数手段（３）によって形
   成されたクロック信号に従って前記第１のマイクロプロ
   セッサ（１）からのシリアルデータを受信し、 前記第１のマイクロプロセッサ（１）は、該マイクロプ
   ロセッサのクロック信号に従って多点サンプリングによ
   り前記第２のマイクロプロセッサ（２）からのシリアル
   データの受信識別を行うことを特徴とするマイクロプロ
   セッサ間通信方式。