JPS6067989A - 画像表示装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、画像表示装置に係り、特に画像メそりへの高
速データ書込みに好適な画像表示回路に関する。

〔発明の背景〕

メモリに書込まれた画像情報を読み出して、陰極線管（
以下ＣＲＴと略す）等の表示画面にグラフィック表示を
行う画像表示装置は、より自然左画像を表現するために
、表示画素１ドツトあたりの情報量が増加する傾向にあ
る。このため画像メモリは大容醍となってデータの省込
み処理に多くの時間を費やすことになっていた。

第１図はこのような画像メモリのビット構成の一例を示
す図である。表示画面を横方向３２０画素、縦方向ヲ２
００ラインに分割し、表示１画素あたりに６原色ＲＧＢ
それぞれに４ピツトの情報を割シ当てた例である。これ
ら１画素単位の画像情報は第２図に示すようにＲＧＢご
とにそれぞれＤ／、変換されてアナログのＲＧＢ信号と
してＣＲＴに供給される。これにより表示画素１ドツト
単位で２１２＝４Ｑ９６とおりの着色が可能となり、通
常のアナログ映像信号による画像と遜色のない自然な画
像が表現できる。

第３図及び第５図は第１図に示した画像メモリへの画像
情報の省き込み例を示した図である。

第３図で示した例では、画像データを１画素ずつ、図の
ように左上から右下まで走査するように書き込んでいく
方法である。このようなデータ書き込みを高速に行うた
めには画像メモリのアドレス割付けは第４図に示すよう
に奥行き方向をこデータビットを割り振り、画素単位に
メモリのアドレスを割付ける方法がプロセッサ（ＣＰＵ
と略す）による書込み処理を考慮すると有利である。

第５図に示した書き込み例では、文字等の固定パターン
をメモリに書き込む方法である。漢字ＲＯＭ等の固定パ
ターンを記憶したメモリから読み出した１６ビツトのパ
ターンデータを図に示すように横方向に１度に書き込み
、次に奥行方向に順に書き込んでいき１２ビツトの色情
報を書き込んだ後下方向に書き込んで行く。このような
データ書き込みを高速に行うためには、第６図に示すよ
うに画素単位にデータビットを割り付ける方法が有利と
なる。

第７図は上記２つの省き込み方式に対して高速化を可能
とするメモリ回路の従来例を示すものである。以下第７
図の回路の動作を簡単に説明する。

第７図において１，２および３はＭＰＵと接続されるデ
ータバス、アドレスバスおよび書込み制御信号である。

４は画像メモリであり表示画素単位の奥行き方向に１２
ビツト、横方向に１６ビツトを２次元的に配置した構成
より成る。５はアドレスデコーダ、６は画像メモリ４の
アドレス選択信号、１０はＭＰＵからのアドレスの最下
位の４ビツト（ＡＩ　＋　Ａ２　＋　Ａｓ　Ｉ　Ａ４　
）をデコードするアドレスデコーダ、１１はアドレスデ
コーダ１０からの１６本の出力とデータバス１に接続さ
れる１６ビツトのデータとを切換える切換′回路であり
メモリ選択信号１６を出力する。１２は表示画素の奥行
き方向の書込み情報を記録するデータレジスタ、１５は
データバス１に接続される１２ビツトのデータとデータ
レジスタ１２に記録したデータとを切換える切換回路で
あり画像メモリへのデータ入力信号１７ヲ出力する。１
４はマルチプレクサ１１および１３の切換えを制御する
データを記録するモード設定レジスタ、１５はアドレス
選択信号６を画像メモリの横方向１６ビツトを１ビット
単位で選択できるよう化制御するチップ選択制御回路で
ある。

以上のごとき第７図の画像メモリにおいて第３図に示し
たように１画素単位で奥行き方向に画像情報を書き込む
場合は、ＭＰＵはまず設定レジスタ１４＃こ奥行き方向
の簀込み設定を行う。

このモードでは切換回路１１および１５を（］０で示す
側に切換える。これに従って、メモリ選択信号ＩＡ？ｔ
−丁ト０レスデコーダ１０の出カイ露骨μにわ一画像デ
ータの書込み時にはＭＰＵのアドレス信号に従って横方
向の１６６画素画像メモリから１画素分のメモリが選択
されることになる。一方データ人力侶号１７はＭＩ’Ｕ
からのデータバス信号となって画像メモリ４に供給され
るので、表示画素１画素単位で奥行き方向にデータを書
き込むことができる。

次に第５図に示したように表示画面の横方向に連続した
画像情報を書込む場合は、ＭＰＵモード設定レジスタ１
４に横方向の書込み設定を行い、マルチプレクサ１１お
よび１５ｆｒ、■に示す側に切換える。これにより、メ
モリ選択イざ号１６はＭＰＵからのデータバス信号とな
り、画像データの書込み時にはＭＰＵのデータ信号が１
１“レベルのビットのみが選択され、′０“のレベルの
ビットは選択されない。一方データの入力信号１７は、
画像メモリ４の奥行き方向の書込みビットを指定したデ
ータレジスタ１２からのデータ信号となるので、予めデ
ータレジスタ１２に記録されたデータがそのまま画像メ
モリ４のアドレス選択された番地に書き込まれることに
なる。

以上の様に第７図に示した従来回路により１画素の単独
書き込み及び１６ビツトの同時書き込みが可能となる。

しかし、従来の回路では横方向に連続した画像情報を書
き込む場合、書き込む画像情報をメモリの選択信号とし
て一度に供給するため画像情報のビット数と同数の画素
メモリ列が必要となることから、多くのメモリ素子が必
要となる。第７図に示した従来回路例では、１画素のメ
モリ列として１２素子、これが１６列必要となり計１９
２素子必要となる。しかし１、メモリ素子の容量は年々
増加しており、容量的にはもつと少いメモリ素子で構成
することが可能である。

以上述べた様に従来の回路では、構成するメモリ素子の
個数が多くなってしまい、コスト面また回路規模面から
見ても不利となる欠点があった。

〔発明の目的〕

本発明の目的は、上記した従来技術の欠点をなくシ、少
ないメモリ素子で素子画面の夷行き方向に連続した画像
情報の書込みの高速処理だけでなく、横方向に茨示画素
の連続した画像情報の書込みも高速に処理できる画像メ
モリ回路を提供することにある。

〔発明の概要〕

上記目標を達成する／こめに、ＣＰＵにより起動されあ
らかじめ設定された回数だけ連続的に書込みパルスを発
生する書込み制御回路と、画像メモリへ書込むデータを
保持するレジスタと書込みアドレスを保持し、かつ、画
像メモリへの書込みに伴って保持した“アドレスを更新
するアドレス更新手段と、すくなくとも連続書込み″ｆ
ｔ実行している期間ＣＰＵからのデータを保持するデー
タ保持手段と、データ保持手段により保持されたデータ
にもとすいて画像メモリの各系列単位に書込みを行うか
否かを制御でるようにしたものである。

〔発明の実施例〕

以下、本発明を図面によって詳細に説明する。

第８図は本発明一実施例を示すブロック図である。第８
図において第７図の従来例と同一部分および同一信号線
については同一符号が記してあり、この符号についての
説明は省略する。

第８図において、４′は画像メモリであり派示画素単位
の奥行き方向に１２ビツト、横方向に４画素分を２次元
的に配蓋した構成よりなる。１ゲはＭＰＵからのアドレ
ス最下位の２ピツ）（ＡｒＡ２）ｔデコードするアドレ
スデコーダ、２２は横方向に連続した１６ビツトの画像
情報を記憶するレジスタ回路、２３はレジスタ２２で記
憶した１６ビツトの画像情報から４ビツトを選択し出力
する選択回路、１１′はアドレスデコーダｉｏ’からの
出力と、選択回路２３の出力を切換える切換回路である
０１８はモード設定レジスタ１４に設定されたモードに
従って表示メモリ４′への書き込み回数を制御する書き
込み制御回路である。１９は表示メモリ４′へ書き込む
タイミングを与える書込みタイミングパルス、２ｏはＣ
ＰＵがら出力されるアドレス（Ａ１６〜Ａ３）を一時記
憶するとともに、タイミングパルスの立上がりで記憶し
たアドレスを４ずつカウントアツプするプリセットカウ
ンタである。

以上のごとき第８図の画像メモリ回路において第６図に
示したように１画素単位で奥行き方向に画像情報を書込
む場合は、第７図の従来画従メモリ回路と同様に動作を
する。すなわち、モード設定レジスタ１４に奥行き方向
の書込みの設定を行い切換え回路１１’　、１３を■側
ζこ切換える。このモードではメモリ選択信号１６は、
アトどスデコーダ１０′の出力信号となり、４画素のメ
モリから１画素分のみがアドレスＡＩ　＋　Ａ２に従っ
て選択され、そのメモリ列にＣＰＵから出力されたデー
タが書込まれる。

第５図に示したように横方向に連続したデータを書き込
む場合では、ＣＰＵはモード設定レジスタに横方向の書
込み設定を行い、切換え回路１１′、１３を■に示す側
に切換ると同時に書込み制御回路１８の動作モードを切
換える。このモードでは、ＣＰＵから表示メモリへ書込
みが発生すると、まずＣＰＵからのアドレス信号をプリ
セットカウンタ２０に一時記憶するとともにデータ信号
をレジスタ２２に記憶する。次に書込み制御回路の働き
により書込みタイミングパルスに同期して計４回の書込
み動作が発生する。まず第１回目の書込み動作では、選
択回路２３の出力としてＤ１５〜ＤＩ２の４ビツトのデ
ータが選択され、メモリ選択信号１６として供給される
。つまり１回目の書込みでは、Ｄ１５〜Ｄｉ２の４ビツ
トのデータの内′１“のレベルのビットのみが選択され
、レジスタ１２にあらかじめ記憶ぞれた色情報が選択さ
れた画像メモリ４′に書込まれる。

また、プリセットカウンタ２０に書込み制御信号１９が
供給されているため、書込み動作終了直後に書込みアド
レスが４アドレスだけカウントアツプされる。第２回目
の書込み動作では、Ｄ１１〜Ｄ８の４ビツトのデータが
メモリ選択信号１６として供給され、′１“のレベルの
ビットのみが選択され、レジスタ１２の色情報が選択さ
れた画像メモリ４′に書き込まれる。そして、この書込
み動作直後に１込みアドレスが４アドレスカウントアツ
プされる。以下、第３回目の書込み動作ではＤ７〜Ｄ４
が−メモリ選択信号として供給され、第４回目の書込み
ではＤ６〜ＤＯの４ビツトがメモリ選択信号として供給
される。

この横方向の書込みモードの書込み動作を第９図と第１
０図を用いさらに詳細に説明する。第９図は動作のタイ
ミング図、第１０図は表示メモリへの書込み状態を示す
図である。第９図において１番目の信号はアドレスデコ
ーダ４の出力であるアドレス選択信号６．２番目の信号
は書込みタイミングパルス９．３番目の信号は書き込み
アドレス２５．４番目の信号は画像メモリへの書込みパ
ルス２６．５番目の信号は省込み制御回路１８から選択
回路２３に供給されるデータ選択信号２７．６番目の信
号はメモリ選択信号１６である。

第９図及び第１０図に示した例では４０００番地から４
０１５番地まで連続した１６６画素データを書込む例で
ある。ＣＰＵから表示メモリへ書込みがあるとＣＰＵか
ら出力されるアドレス信号がラッチされ書込みアドレス
信号２５となる。これと同時にアドレス選択信号が′１
“となり、ＣＰＵから出力されたデータがレジスタ２２
に一時記憶される。さらにデータ選択信号がリセットさ
れ′０“となる。この状態において本実施例の回路では
アドレス選択信号５が４画素分の表示メモリに同時に供
給されていることから、４０００〜４００６番地の４画
素の表示メモリが選択可能となる。第１回目の書込みで
はメモリ選択信号としてＤＩ５〜Ｄ１２の４ビツトのデ
ータが供給され書込み動作が実行される。第１０図に示
した例ではＩ）１４とＤ１５のビットが′１“であるこ
とから、１）１４とＤ１３が供給されている４００１番
地と４００２番地の表示メモリにデータレジスタ１２の
内容が書込まれる。しかしＤ１５とＤ１２のビットは′
０〃であることから４０００番地と４００３番地の表示
メモリにはデータは書込まれない。この１回目の書込み
動作終了後書込みタイミングパルスの立上りで書込みア
ドレスが４アドレスカウントアツプされ４００４番地と
なり、４００４番地〜４００７番地の表示メモリが選択
可能となる。さらにデータ選択信号がインクリメントさ
れて１１“となりメモリ選択信号がＤ１１〜Ｄ８となる
。この状態で２回目の書込み動作が実行される。第１０
図に示した例でＵＤｌｏとＤ８が′１“であることから
、４００５番地と４００７番地にデータレジスタ１２の
内容が書込まれる。以下同様に第３回目の警込みでは４
００８番地〜４０１１番地にメモリ選択信号Ｄ７〜Ｄ４
に従って書込まれ、第４回目の書込みでは４０１２番地
〜４０１５番地にメモリ選択信号Ｄ３〜ＤＯに従って書
込まれる。第４回目の曽込み終了後書込みタイミングパ
ルスの立上りでデータ選択信号が４“となり一連の書込
み動作が終了する。

このように本実施例によれば表示画面の横方向に連続し
た１６６画素画像パターンを有込む場合、４画素ずつ４
回に分割して書込むことができるので、４画素分のメモ
リ素子を備えるだけでＣＰＵから見れば１６６画素のメ
モリ列が在存するのと同様に処理ができる。従って、従
来１６６画素のメモリ列を必侠としたのに対し、メモシ
素子の数を７に減らすことができるという効果がある。

また本実施例は画像メモリの素子配列が奥行方向が１２
ビツト、横方同行が４ビツトで４回連続に書込みを行う
例であるが、これ以外の配列または連続書込み回数であ
っても本発明の効果は何ら変わりがない。

以上述べた実施例では奥行き方向に書込む場合１画素分
の画像情報がＩ　ＣＰＵアドレスに対応していたが、複
数画素がＩ　ＣＰＵアドレスに対応する場合、または、
１画素が複数ＣＰＵアドレスに対応する場合でもメモリ
選択信号として供給する信号を変更することにより本発
明を適応することができる。

複数画素がＩ　ＣＰＵアドレスに対応する第２の実施例
を第１１図、第１２図に示す。第１１図は第２の実施例
の画素構成、第１２図はブロック図である。以下、第２
の実施例について説−明をする。

第２の実施例では画面の画素構成が第１１図に示すよう
に赤（Ｒ）、緑（Ｇ）、青（Ｂ）、各２ビツトの計６ビ
ツトの色情報から１画素が構成されており、２画素がＩ
　ＣＰＵアドレスに対応しているものである。第１２図
のブロック図において、第８図の第１の実施例と同一部
分および同−信号層については同一符号が記してあり、
この符号についての説明は省略する。４“は画像メモリ
であり表示画素単位の奥行き方向に６ビツト、横方向に
８画素分を２次元的に配置している。

２２′はレジスタ２１で記憶した１６ビツトの画像情報
から８ビツトを選択し出力する選択回路、１１′はアド
レスデコーダ１０からの出力と選択回路２２′の出力を
切換える切換回路である。１８′はモード設定レジスタ
１４に設定されたモードに従って表示メモリ４“への省
込み回数を制御する書込み制御回路である。

以上のごとき第１２南の画像メモリ回路において英行き
方向に画像情報を書込む場合は、切換回路１１“、１５
ヲ■側に切換える。このモードではメモリ選択信号１６
はアドレスデコーダ１０′の出力となり、８画素の画像
メモリ４“からＣＰＵアドレスＡ＋　、　Ａ２に従って
２画素分が選択され、ＣＰＵデークが書込まれる。この
とき、一方の画素にはＤＯ〜Ｄ５のデータが、他方の画
素にはＤ６〜Ｄ１１のデータが書込まれる。つまり第１
２図に示した実施例では２画素がＩＣＰＴＪＣＰＵアド
レスてられることになる。

第１２図に示した実施例で横方向に画像情報を書込む場
合を第１３図を並用して説明する。第１３図は画像メモ
リ４“に画像情報が書込まれる状態を示す図である。横
方向に連続した画像情報を書込む場合は切換回路１１”
、１３を■側に切換えるＯこのモードでは書込み制御回
路１８′により２回の書込み動作が実行される。第１回
目の書込み動作では１）１５〜Ｄ８の８ビツトのデータ
が選択回路２２′により選択されメモリ選択信号となる
。第１６図に示した例ではＤｉ　４．　Ｄｉ　５．　Ｄ
ｌ　０．Ｄ８のビットが′１“であるので４０００番地
の下位画素と４００１番地の上位画素と４００２番地の
下位画素と４００３番地の下位画素にデータレジスタ１
２に記憶されているデータが書込まれる。第２回目の書
込み動作ではＤ７〜ＤＯの８ビツトのデータがメモリ選
択信号となる。この２回目の書込みで、第１３図の例で
はＤ７Ｄ６．　Ｄ４．　ＩＪｌ　、ＤＯのビットに対応
する画素にデータレジスタ１２のデータが書き込まれる
０以上述べた第２の実施例では、６×８情報ビツトの配
列の画像メモジオ６成で、６×１６情報ビツトの配列の
画像メモリへの屈込みと同等な書込みを実現することが
できるのでメモリ素子の個数が半分になるという効果が
ある。

また、１画素の画像情報が複数ＣＰＵアドレスに対応す
る場合においてもメモリ選択信号の供給方法及び画像メ
モリへの書込み回数を変更することにより本発明を適応
できることは容易に類推できる。

本実施例では画像データを奥行きに書込むモードと横方
向に書込むモードの２つのモードを有していたが、本発
明は横方向に書込むモードに対して効果があることから
、特に横方向に省込むモードのみを有する画像メモリ回
路に対しても本発明を適応することにより同様な効果が
得られる。

（発明の効果〕 以上のように本発明によれば、表示画素単位に複数の画
像情報を有する画像メモリへのデータ書込みにおいて、
特に横方向に画像情報を書込む場合において、ＣＰＵか
ら書込む横方向の画像情報を時分割して表示メモリへ書
込むので一度に平行して書込む従来回路に比ベメモリ素
子数を大増に減らすことができ、回路規模及びコストを
低減できるという効果がある。なお本発明では書込みデ
ータをメモリ選択信号として使用することについてのみ
言及したが、書込みデータに従って書込み制御信号を制
御しても同様に効果を上げることは言うまでもない。

【図面の簡単な説明】

第１図及び第１１図は画像メモリのビット構成の例を示
す図、第２図は画像メモリ１画素分の画像情報の表示読
出し処理の概念図、第３図及び第５図は画像メモリへの
書込み方法を示す図第４図及び第６図は画像メそすのア
ドレス割付方法を示す図、第７図は従来の画像メモリ回
路を示すブロック図、第８図及び第１２図は本発明によ
る画像メモリ回路の実施例を示すブロック図、第９図は
第８図に示す実施例において画像メモリ書込みのタイミ
ン図、第１０図は第８図に示す実施例において画像メモ
リに横方向に画像情報を書込んだ図、第１６図は第１１
図に示す実施例において画像メモリに横方向に画像情報
を書込んだ図である。 ａ、ａ７４“・・・画像メモリ　６・・・画像メモリア
ドレス選択信号　１０．１０’・・・アドレスデコーダ
１１　、１１’　、　１１’％−よび１６・・・切換回
路　１２および２１・・・データレジスタ　１４・・・
書込みモード設定レジスタ　１６・・・メモリ選択信号
　１Ｂ・・・メモリ書込み制御回路　１９・・・書込み
タイミングパルス２０・・・プリセットカウンタ　２２
・・・データ選択回路　２７・・・データ選択信号 菓１図 第２図 茅ｊ　図

Claims (1)

【特許請求の範囲】
1. 中央演算装置と画像情報として４ピツトを単位とするｍ
   系列情報を記憶する記憶手段とを備えた画像表示装置に
   おいて、前記記憶手段に有込む情報を保持する画像情報
   保持手段と、前記中央処理装置により起動されあらかじ
   め設定されたｎ回だけ連続的に前記記憶手段への書込み
   を行う書込み制御手段と、該書込み制御子段ζこよる書
   込みを行うアドレスを保持するアドレス゛保持手段と、
   前記記憶手段への書込みに伴って前記アドレス保持手段
   の保持するアドレスを更新するアドレス更新手段と、少
   なくとも前記書込み手段の起動時からｎ回の書込みを終
   了するまで前記中央演算処理装置からのｎＸｍビット以
   下の情報を保持する制御情報保持手段とを有し、前記書
   込み制御手段によるｎ回の書込みにおいて前記制御情報
   保持手段により保持された情報に基いて前記色情報保持
   手段の保持する情報を前記記憶手段に書込むか否かを制
   御することを特徴とする画像表示装置。