JPH0690613B2

JPH0690613B2 - 表示制御装置

Info

Publication number: JPH0690613B2
Application number: JP62175033A
Authority: JP
Inventors: レオン・ルメルスキー
Original assignee: インタ−ナショナルビジネスマシ−ンズコ−ポレ−ション
Priority date: 1986-08-25
Filing date: 1987-07-15
Publication date: 1994-11-14
Anticipated expiration: 2009-11-14
Also published as: EP0258560A2; US4783652A; DE3786125D1; DE3786125T2; JPS6360492A; EP0258560A3; EP0258560B1

Description

【発明の詳細な説明】 A.産業上の利用分野本発明はコンピュータ用モニタ等の表示装置の２次元表
示画面に表示するデータの制御に関する。更に具体的に
言えば、本発明は可変解像度の表示を行う技術に関する
ものである。

B.従来技術一般に、コンピュータは、表示するデータの要件に従っ
て、異なった表示特性の種々の表示モードで動作する。
例えば、典型的なコンピュータはテキスト・モード又は
グラフィック・モードで表示の制御を行い、又、種々の
グラフィック・モードを用いることができる。ビット・
プレーン・グラフィック表示技術は、各画素毎に１つの
ビットを記憶することを特徴としており、画面に情報を
表示するための最も安上がりの技術である。

グレイ・スケール・レベル表示技術は、同じ解像度のイ
メージを記憶するために一層多くの記憶手段を必要とす
る。例えば、各画素の４つのビットを割り当てることに
より、各画素を16種の濃淡（シェーディング）レベルで
表示することができ、表示の融通性が増す。但し、同じ
解像度の場合、１画素当り４つのビットを用いるグレイ
・スケール・レベル表示技術は、ビット・プレーン・グ
ラフィック表示技術のために必要なフレーム・バッファ
の４倍の容量を有するフレーム・バッファを必要とす
る。

通常、カラー表示の場合、各画素を多数の異なったカラ
ー濃淡度で表示することを可能ならしめるために、１画
素当り４乃至８個のビットが割り当てられる。前述のよ
うに、同じ解像度を得るために、カラー表示用のフレー
ム・バッファは、ビット・プレーン・グラフィック表示
用のフレーム・バッファの容量の４乃至８倍の容量を有
する必要がある。

C.発明が解決しようとする問題点３つの異なったモードのうちの任意の１つで動作しうる
汎用表示制御装置が望まれているが、種々の問題があ
る。各モードにおいて同じ解像度が必要であるとする
と、唯一の技法は、８ビット／画素の画素データ長を有
するカラー表示の場合にも高い改造度を得ることができ
るような最大容量のフレーム・バッファを用いるもので
ある。この様な構成は、フレーム・バッファのコストや
容量のみならず、同じ解像度のグレー・スケール・レベ
ル又は白黒表示装置と比べて、カラーで同程度の解像度
を実現するためのコストの面からも、非常に高価なもの
になる。

実際には、白黒モード及びカラー・モードの両方で同一
の解像度を必要とすることは、あまり多くはない。中程
度の価格のシステムは、高解像度の白黒表示装置や低解
像度のカラー表示装置を含む。白黒表示装置は、一般
に、最良のカラー表示装置よりも高い解像度を有するの
で、高価格のシステムも種々の解像度の表示装置を使用
することがある。従って、種々の解像度での表示を可能
ならしめる手段を設けることが望まれている。

異なった解像度に適合できる表示制御装置の例は、米国
特許第4500875号及び第4236228号に示されている。後者
の技術はマイクロプロセッサが記憶位置を適切にアドレ
スすることを援助するような低速アドレシング方法を用
いるものである。これは高速ビデオ・リフレッシュには
適していない。前者に示されている技術は、フレーム・
バッファとカラー・マップ・メモリとの間のビデオ・デ
ータ経路に複数のゲートを設けることを含む。これは、
ゲート・アレイが複雑であり、又、ゲート・アレイを通
る複数の伝播路が非常に短く且つ同等の伝播遅延をもた
らすものでなければならず、タイミング上の用件を満た
すために一層複雑なハードウエアが必要となるため、不
適当である。

永久的なフレーム・バッファ構成を用いる表示制御装置
は、高解像度及び最大画素データ長の両方の要件を満た
すために、非常に大きなフレーム・バッファを必要とす
る。特定のアプリケーションに応じてフレーム・バッフ
ァの再構成を行うための追加のハードフエアを用いるこ
とも可能であるが、このようなつ追加のハードウエアは
極めて高価である。

D.問題点を解決するための手段本発明による表示制御装置は、記憶手段から読み取った
イメージ・データを受け入れ、付勢されるとき、そのイ
メージ・データを送り出す複数のデータ転送手段と、所
望の解像度に応じて、これらのデータ転送手段を選択的
に付勢する制御手段を含み、これによって記憶手段、即
ちフレーム・バッファの再構成をソフトウエア的に行う
ことができる。

好適な実施例の場合、複数のデータ転送手段は、複数の
シフトレジスタであり、その出力端はビデオ・ルックア
ップ・テーブル（VLT）に接続されている。カラー表示
装置が用いられる場合には、３つのVLTが設けられる。
複数のシフトレジスタは、任意の時点において、それら
の集合的な出力がVLTに対する複数ビット・アドレス・
ワードを表わすように配列されている。表示モードに応
じて画素データの実効長を変えることができるように、
シフトレジスタには、別々に制御可能なクリア入力端子
が設けられている。例えば、８ビット／画素の最大画素
データ長の場合、VLTに対してデータを与えるために、
全ての（即ち、８個の）シフトレジスタが使用される。
高解像度モードにおいては、画素データ長は、例えば、
４ビット／画素である。この場合、フレーム・バッファ
の各行若しくはラインは２回読取られる。１回目の読取
りの際には、フレーム・バッファ・データの半分をVLT
に与えるために半数のシフトレジスタが用いられ、２回
目の読取りの際には、残り半分のデータをVLTに与える
ために、残りのシフトレジスタが用いられる。８ビット
／画素の画素データ長を有するように構成したフレーム
・バッファの場合、画素毎に１ビットだけ読取るように
すれば、表示の解像度を８倍に増やすことができる。

E.実施例第１図は本発明の比較的単純な第１の実施例を示してい
る。この実施例において、1024（水平）×512（垂直）
×８（奥行）ビットの容量を有するフレーム・バッファ
は、４ビット／画素の画素データ長で1024×1024ビット
の解像度をもたらすように使用することもできる。

第１図の表示制御装置は、赤、緑、青用のビデオ索引テ
ーブル（VLT）13、14、15、フレーム・バッファ16、８
個のＮビット・シフトレジスタSHR0乃至SHR7、各VLTの
出力側に１つずつ接続されたディジタル・アナログ変換
器（DAC）10、11、12、ライン・カウンタ17を有する。
フレーム／バッファ16としては、例えば、日本電気株式
会社製のupD41264ビデオRAMが用いられる。ライン・カ
ウンタ17は、フレーム・バッファ16に対する垂直方向ビ
デオ・リフレッシュ・アドレスとしての９つの出力ビッ
ト０乃至８を生じる。このアドレスは、フレーム・バッ
ファ16の512個のライン若しくは行（記憶領域）のうち
の１つを指定する。なお、各ラインは1024個の８ビット
画素データを含む。周知の如く、各画素データの８ビッ
トは並列的に読出されて、対応するシフトレジスタSHR0
乃至SHR7にロードされる。このローディング動作は、ロ
ード端子LDに与えられるロード信号VCLK/Nに応じて行わ
れる。即ち、各ロード信号に応じてフレーム・バッファ
16からのＮ画素分のデータがシフトレジスタSHR0乃至SH
R7にロードされる。なお、Ｎはビデオ・クロックVCLKの
周波数とフレーム・バッファ・リフレッシュ読取り周波
数との比である。相次ぐロード信号の発生の間にビデオ
・クロックVCLKのＮ個のパルスが発生し、全てのシフト
レジスタの内容を並列的にシフトアウトする。任意の時
点において、８つのシフトレジスタの集合的出力は、全
てのVLTに共通して与えられる８ビット画素データであ
る。

表示制御装置は、更に１ビットの容量のモード・レジス
タ18、２つのNANDゲート19、20、及び反転器21を有す
る。又、ライン・カウンタ17は、９番目のビット出力端
から信号LC9を生じるようになっている。シフトレジス
タSHRO乃至SHR3のクリア入力端▲▼は共にNANDゲ
ート19の出力に接続されており、シフトレジスタSHR4乃
至SHR7のクリア入力端▲▼は共にNANDゲート20の
出力に接続されている。

512×1024ビットの解像度の場合には、モード・レジス
タ18は０にセットされる。これに応じて、NANDゲート19
及び20の出力が共に高レベルに維持されるので、どのシ
フトレジスタもクリアされない。ライン・カウンタ17の
順次のカウント毎に、フレーム・バッファ16内の新たな
ラインがアクセスされる。ロード信号VCLK/Nの各サイク
ル毎に、Ｎ個の８ビット画素データが並列的にシフトレ
ジスタSHR0乃至SHR7にロードされる。これらのシフトレ
ジスタの内容は、ビデオ・クロック信号VCLKに応じてシ
フトアウトされ、その集合的出力は８ビット画素データ
を表わす。８ビット画素データは、VLT13、14、15に与
えられる。各画素データが８ビットの長さを有するの
で、各VLTは各画素毎に所定の色の256種類の濃淡レベル
をもたらすようになっている。カラー表示装置のみなら
ず、白黒表示装置も接続可能であり、グレイ・スケール
表示を行うことができる。

更に高い解像度が必要な場合には、フレーム・バッファ
16を実効的に半分に分けることによって所望の目的を達
成することがおきる。具体的に言えば、各ラインが８ビ
ット画素データの1024個の列から成るものとしてフレー
ム・バッファ16を用いる代りに、512×1024×４ビット
の２つのバッファがあるものとしてフレーム・バッファ
16を用いるのである。これは1024×1024モードと呼ばれ
る。

1024×1024モードで動作するためには、モード・レジス
タ18に１をセットすることが必要である。フレーム・バ
ッファ16の１回目のアクセス中、ライン・カウンタ17の
出力ビット０乃至８は、フレーム・バッファ16の512個
のライン全てを順次指定するように変化する。この時間
中、信号LC9は低レベルであるから、NANDゲート19の出
力は高レベルであり、NANDゲート20の出力は低レベルで
あり。従って、シフトレジスタSHR4乃至SHR7はクリア状
態に維持される。そのため、８ビット・ワードが８つの
シフトレジスタSHR0乃至SHR7に並列的にロードされると
き、ビット４乃至８は無視されることになる。結局、VL
Tにアドレスとして与えられる８ビット・ワードは、シ
フトレジスタSHR0乃至SHR3からの４つのビットを下位桁
に有し且つ４つの０ビットを上位桁に有する。フレーム
・バッファ16の512個のラインに関する２回目のアクセ
ス中、ライン・カウンタ17は高レベルの信号LC9を生じ
るので、NANDゲート19の出力は低レベルになり、NANDゲ
ート20の出力は高レベルになる。この時間中、シフトレ
ジスタSHR0乃至SHR3はクリア状態に維持される。フレー
ム・バッファ16からの８ビット・ワードのビット４乃至
７はシフトレジスタSHR4乃至SHR7を介してVLTに与えら
れるワードの上位桁として用いられる。要するに、高解
度モードの場合、フレーム・バッファ16の１回目のアク
セス中は、画素データの上位４ビットが０にされ、２回
目のアクセス中は、画素データの下位４ビットが０にさ
れる。VLT13が下記の第１表に従ってロードされる場
合、VLT13の出力データは、クリア状態にないシフトレ
ジスタからの４ビットだけに基いて決定される。フレー
ム・バッファ16内のデータのビット０乃至３はラスタ・
ライン０乃至511に関する画素値を表わし、ビット４乃
至７はラスタ・ライン512乃至1023に関する画素値を表
わす。結局、VLT13の出力データは、フレーム・バッフ
ァが1024×1024×４ビットのバッファとして構成されて
いる場合に得られるものと同等である。

VLT13の出力に生じるデータＡ（０）…Ａ（Ｆ）は、イ
メージ変換データ（即ち、ガンマ補正データ）を表わし
うる。最も単純なケースでは、このデータはVLT13のア
ドレスと同様である（比例出力）。VLT13に接続されて
いるDAC10の出力は２倍の解像度の白黒表示装置のため
にも使用可能である。もちろん、垂直同期パラメータも
モードに応じて定める必要があるが、それは容易に行う
ことができるので、説明は省略する。

この表示制御装置は、ホスト・プロセッサとの通信のた
めの追加のハードウエアを必要としていない。所望の解
像度が512×1024ビットの場合には、各８ビット・バイ
ト記憶位置に１画素分のデータを書き込めばよい。解像
度を1024×1024ビットに変更する場合には、読取り−修
正−書込みモードを用いて、上位又は下位の４ビットを
書込めばよい。

これまでの説明から明らかであるように、モード・レジ
スタ18に０をセットすることにより、フレーム・バッフ
ァ16を512×1024×８ビットのバッファとして働かせる
ことができ、８ビット／画素の画素データ長で512×102
4ビットの解像度をもたらす。モード・レジスタ18を１
にセットすれば、フレーム・バッファ16は1024×1024×
４ビットのバッファとして働き、画素データ長が４ビッ
ト／画素で1024×1024ビットの解像度が得られる。この
ように、第１図の実施例は、２つの異なった解像度のい
ずれかを用いて表示を行うための簡単で有効な技術に従
ったものであり、過度の記憶容量のフレーム・バッファ
や高価な追加ハードウエアを必要とせずに、容易に実施
可能である。

第２図は本発明の第２の実施例を示すものである。この
実施例は、動作速度に関する制約のために、第１の実施
例の如く1024×1024ビット・モードにおいてフレレーム
・バッファの上位及び下位の半分を別々に管理するため
の読取り−修正−書込みモードの使用が許されない場合
に有用である。第２図において、フレーム・バッファ33
のためのアドレス・レジスタ25は第１図のライン・カウ
ンタ17と同様な機能を有し、９つの出力ビット０乃至８
はフレーム・バッファ33のライン・アドレスを表わす。
モード信号は、第１図のモード・レジスタ18と同様なモ
ード・レジスタ（図示せず）から与えられる。フレーム
・バッファ読取り動作中、読取り信号FBRDが高レベルに
なり、フレーム・バッファ書込み動作中、書込み信号FB
RWが高レベルになる。フレーム・バッファ33のデータ入
出力ポートとホスト・データ・バスとの間にはトランシ
ーバT1、T2、T3が設けられている。トランシーバにおけ
るデータ転送方向は、方向端子Ｄに与えられる信号によ
って定められる。なお、フレーム・バッファに対するホ
スト・データ・バスの幅を８ビットから４ビットに変更
する必要が無い場合には、これらのトランシーバは不要
である。

８ビット／画素の奥行で512×1024ビットの解像度の動
作の場合、モード信号は０（低レベル）であるから、NA
NDゲート27及び28の出力は常に高レベルである。又、ト
ランシーバT3は反転器34の働きにより動作禁止状態にさ
れる。読取り動作中、NANDゲート29、30、の出力が低レ
ベルであるから、トランシーバT1及びT2はフレーム・バ
ッファ33からホスト・データ・バスへ向けてデータを転
送する。書込動作中、NANDゲート31、32、の出力は共に
低レベルであり、フレーム・バファ33の奥行方向の全て
の８ビット記憶位置に対するデータの書込みを可能なら
しめる。又、NANDゲート29、30の出力が共に高レベルで
あるから、トランシーバT1及びT2はホスト・データ・バ
スからフレーム・バッファ33へ向けて全ての８ビット・
データを転送する。

４ビット／画素の画素データ長で1024×1024ビットの解
像度の動作の場合、モード信号が１（高レベル）にな
り、トランシーバT2の動作を禁止し、且つトランシーバ
T3の動作を許容する。読取り動作中、信号FBRDが高レベ
ルで、信号FBWRが低レベルである。アドレス・レジスタ
25の出力ビット０乃至８が512個のライン・アドレスを
順次示す１回目のアクセス・サイクルにおいて、アドレ
ス・レジスタ25の出力ビット９は０であるから、NANDゲ
ート27の出力は高レベルになり、NANDゲート28の出力は
低レベルになる。従って、NANDゲート29の出力は低レベ
ルで、NANDゲート30の出力は高レベルで、NANDゲート30
の出力は高レベルになる。その結果、トランシーバT1は
フレーム・バッファ・ビット０乃至３をホスト・データ
・バスへ転送する。トランシーバT3は、これらのビット
をフレーム・バッファ33のビット４乃至７に関する入出
力ポートへ戻す様に動作するが、書込み動作は禁止され
ているので、これらのビットは実際には書込まれない。
２回目のアクセス・サイクルにおいては、アドレス・レ
ジスタ25の出力ビット９が高レベルになるので、NANDゲ
ート29の出力が高レベルになり、NANDゲート30出力が低
レベルになる。従って、フレーム・バッファ33の出力ビ
ット４乃至７だけがトランシーバT3を介してホスト・デ
ータ・バスへ転送される。結局、ホスト・データ・バス
におけるビット０乃至３は常に、画素データを表わし、
ホストプロセッサのとっては、フレーム・バッファが10
24×1024×４ビットの構成を有するように見える。

高解像度モードの書込み動作の際には、信号FBRDが低レ
ベルで、信号FBWRが高レベルになる。従って、NANDゲー
ト29、30の出力は共に高レベルであり、トランシーバT1
及びT3はホスト・データ・バスからフレーム・バッファ
33へ向けてデータを転送する。フレーム・バッファ33の
512個のラインの全てを対象とする１回目のアクセス・
サイクル中は、アドレス・レジスタ25の出力ビット９が
０であるから、NANDゲート27の出力は高レベルで、NAND
ゲート28の出力は低レベルであり、それに応じて、NAND
ゲート31の出力は低レベルで、NANDゲート32の出力は高
レベルになる。従って、ホスト・データ・バスからトラ
ンシーバT1及びT3に共通して与えられる４つの画素デー
タ・ビット０乃至３はフレーム・バッファ33のビット０
乃至３記憶位置だけに書込まれる。２回目のアクセス・
サイクル中は、アドレス・レジスタ25の出力ビット９が
１になるので、NANDゲート31の出力が高レベルになり、
NANDゲート32が出力が低レベルになる。従って、ホスト
・データ・バスからの４ビットはトランシーバT3を介し
てフレーム・バッファ33のビット４乃至７記憶位置だけ
に書込まれる。

第２図の実施例も第１図の実施例に対する補足であり、
512×1024×８ビット・モード及び1024×1024×４ビッ
ト・モードのいずれかで動作可能であり、過度の記憶容
量のフレーム・バッファや、モード切り替えのための複
雑なハードウエアを必要とすることなく、比較的容易に
実施可能である。

又、前述の低解像度モードと高解像度モードとの間の動
作モード、例えば、1024×800×４ビットのモードでの
表示も可能である。これは、同期パラメータを変更した
り、ビデオ・リフレッシュ・アドレスのシーケンスをそ
れぞれに合わせて調整することにより実現できる。

第３図は２つの方向において解像度を変更することので
きる第３の実施例を示している。フレーム・バッファ40
は512×512×８ビットの構成を有する。第１の実施例と
同様に、フレーム・バッファ40の出力データは並列的に
８つのシフトレジスタSHR0乃至SHR7にロードされる。各
シフトレジスタは別個に制御可能なクリア端子▲
▼を有する。更に、この実施例は８ビットの容量のクリ
ア・レジスタ41及びこれに関連したシフト回路42を含
む。シフト回路42におけるシフト量は、シフト・マルチ
プレクサ43からの３ビットのシフト制御信号SHによって
制御される。

モード・レジスタ44は３ビット・レジスタである。走査
ジェネレータ45はライン・カウンタ46、走査マルチプレ
クサ47及び画素カウンタ48を含む。ライン・カウンタ46
の９つの出力ビット０乃至８はフレーム・バッファ40に
関するビデオ・リフレッシュ・アドレスを表わす。走査
マルチプレクサ47は、画素カウンタ48のビット８、９、
10に関する出力信号PC8、PC9、PC10のうちの１つをライ
ン・カウンタ46のカウント入力端に与える機能を有す
る。走査マルチプレクサ47とシフト・マルチプレクサ43
は共にモード・レジスタ44の３ビット出力によって制御
される。

次の第２表は、この実施例において選択可能な種々の解
像度、各解像度に関連した画素データの長さ、モード・
レジスタ44内のモード・データ、及びクリア・レジスタ
41内のクリア・データを示している。

512×512×８ビット・モードの場合、クリア・レジスタ
41にセットされるデータはFF（全ビットが１）である。
従って、シフト制御信号とは関係無く、シフト回路42の
全てが出力が０になるので、シフトレジスタSHR0乃至SH
R7は、いずれもクリアされない。画素カウンタ48の出力
信号PCRに応じて動作するライン・カウンタ46の制御の
下に、フレーム・バッファ40から読出されるバイト幅の
データはシフトレジスタSHR0乃至SHR7にロードされ、そ
こからVLTへ転送される。

512×1024×４ビット・モードの場合、モード・レジス
タ44には１がセットされ、クリア・レジスタ41には16進
0F、即ち、00001111がセットされる。画素カウンタ48の
出力信号PC8に応じて動作するライン・カウンタ46の制
御の下に、フレーム・バッファ40の512本のラインが順
次読取られる。但し、垂直方向の1024ビットの解像度を
実現するために、２回のアクセス・サイクルが必要であ
る。各アクセス・サイクルにおいて８ビット・バイトの
異なった半分を用いるために、ライン・カウンタ46のビ
ット９に関連した出力信号LC9に応じたシフト制御信号S
Hに制御の下に、シフト回路42がシフトレジスタSHR0乃
至SHR7を制御する。例えば、前半の512個のラインを表
示する際には、信号LC9が０であるから、シフト制御信
号SHも０であり、従って、シフト回路42はクリア・デー
タ00001111をそのまま用いて、シフトレジスタSHR4乃至
SHR7をクリアする。後半の512本のラインを表示する際
には、信号LC9が１になるので、シフト制御信号SHが100
になって４を示し、それに応じて、シフト回路42はクリ
ア・データを４ビット分だけシフトさせたものを用い
て、シフトレジスタSHR0乃至SHR3をクリアする。

1024×512×４ビット・モードの場合、モード・レジス
タ44には、２、即ち、010がセットされ、クリア・レジ
スタ41には、再びOF（16進値）がセットされる。モード
・レジスタ44の内容が010であることにより、シフト・
マルチプレクサ43は信号PC9の値に応じてシフト制御信
号SHの３ビットのうちの最上位のビットを定める。一
方、走査マルチプレクサ47は信号PC9をライン・カウン
タ46に与える。従って、ライン・カウンタ46がフレーム
・バッファ40の512個のラインを順次指定する間に、各
ラインは連続して２回読取られる。これによって、それ
ぞれ1024ビットの長さを有するラインがシュレートされ
る。

1024×1024×２ビットの解像度の表示を行う場合には、
画素データの長さは２ビットに減じられる。そして、モ
ード・レジスタ44には、３、即ち、011がセットされ、
クリア・レジスタ41には、03（16進値）、即ち、000000
11がセットされる。この場合も、ライン・カウンタ46は
信号PC9に応じて動作するので、各ライン・カウント毎
に、フレーム・バッファ40内の指定されたラインは連続
して２回読取られる。又、シフト制御信号SH3ビット
は、LC9、PC90の値を有する。1024×1024×２ビット・
モードにおけるクリア信号及びビデオ・リフレッシュ・
アドレスのシーケンスは次の第３表に示すとおりであ
る。

ライン若しくは行アドレス（RA）はライン・カウントの
９ビットによって示され、例アドレス（CA）はフレーム
・バッファ40の内部で生成される。第３表から明らかで
あるように、フレーム・バッファ40の512個のラインに
関する最初のアクセス・サイクル中、各ラインは２回読
取られる。各ラインの１回目の読取りのときには、シフ
トレジスタSHR0及びSHR1だけが使用され、残りのシフト
レジスタSHR2乃至SHR7はクリア状態に維持される。各ラ
インの２回目の読取りのときには、シフトレジスタSHR2
及びSHR3だけが使用され、他のシフトレジスタはクリア
状態に維持される。フレーム・バッファ40の512個のラ
インに関する次のアクセス・サイクルにおいても、各ラ
インは２回読取られる。各ラインの２回目の読取りのと
きには、シフトレジスタSHR4及びSHR5だけが使用され、
各ラインの１回目の読取りのときには、シフトレジスタ
SHR6及びSHR7だけが使用される。このように、512個の
ラインの２回のアクセスと各アクセスにおける各ライン
の２回の読取りにより、512×512×８ビット構成のフレ
ーム・バッファ40が、実際上、1024×1024×２ビット構
成のフレーム・バッファとして用いられる。

1024×2048×１ビット・モードの場合、モード・レジス
タ44には、16進値４に対応する３ビット100がセットさ
れ、クリア・レジスタ41には、16進値01に対応する８ビ
ット00000001がセットされる。水平方向において1024ビ
ットの解像度を得るために、フレーム・バッファ40の各
アクセス・サイクル毎に、各ラインは２回読取られる。
又、垂直方向において2048ビットの解像度を得るため
に、４回のアクセス・サイクルが行われる。シフト制御
信号の３ビットは、LC10、LC9、PC9によって定められ
る。

2048×1024×１ビット・モードの場合、モード・レジス
タ44には、16進値５に対応する３ビット101がセットさ
れ、クリア・レジスタ41には、16進値01対応する８ビッ
ト00000001がセットされる。フレーム・バッフア40の最
初のアクセス・サイクル中、512個のラインは、それぞ
れ４回ずつ読取られ、各回毎に８ビット・バイトの上位
４ビットのうちの異なった桁の１ビットが特定のシフト
レジスタを介して転送される。次のアクセス・サイクル
においても、各ラインは４回読取られ、各回毎に下位４
ビットのうちの異なった桁の１ビットが特定のシフトレ
ジスタを介して転送される。このような２回のアクセス
・サイクルにより、垂直方向の1024ビットの解像度が得
られ、各アクセス毎の４回の読取により、水平方向の20
48ビットの解像度が得られる。

F.発明の効果本発明によれば、高価なハードウエアを必要とせずに、
解像度及び画素データの長さを変えることができる。従
って、本発明による表示制御装置は、異なった解像度の
種々の表示装置に関して使用可能である。又、本発明
は、ガンマ補正、カラー変換、2.5Dグラフィックス等の
通常の目的のためにVLTを用いているシステムにおける
実施に適しており、わずかなハードウエアの追加により
実施可能である。

【図面の簡単な説明】

第１図は本発明の第１の実施例としての表示制御装置の
ブロック図、第２図は本発明の第２の実施例としての表
示制御装置のブロック図、第３図は本発明の第３の実施
例としての表示制御装置のブロック図である。 13、14、15……ビデオ・ルックアップ・テーブル（VL
T）、16、33、40……フレーム・バッファ、SHR0乃至SHR
7……シフトレジスタ、17、46……ライン・カウタ、1
8、44……モード・レジスタ、25……アドレス・レジス
タ、T1、T2、T3……トランシーバ、41……クリア・レジ
スタ、42……シフト回路、43……シフト・マルチプレク
サ、47……走査マルチプレクサ、48……画素カウンタ。

Claims

【特許請求の範囲】

【請求項１】表示すべきイメージを表すイメージ・デー
タを貯蔵しており、前記イメージを表示するために表示
手段に表示制御制御信号を与え、第１解像度モードと第
２解像度モードで選択的に動作可能な表示制御装置にお
いて、各々Ｋビットを有する複数の貯蔵位置に前記イメージ・
データを貯蔵するための貯蔵手段と、前記イメージ・データを前記貯蔵手段から読取るための
読取り手段と、前記イメージ・データを前記表示制御信号に変換するた
めの変換手段と、各々が前記貯蔵手段からイメージ・データを受け取り、
付勢された場合前記イメージ・データを前記変換手段に
与えるためのＫ個のシフトレジスタと、前記第１解像度モードでは前記シフトレジスタの全てを
同時に付勢し、前記第２解像度モードではＫ個より少な
い前記シフトレジスタを同時に付勢するようＫ回／フレ
ームを超えない割合で前記シフトレジスタを選択的に付
勢および滅勢する制御手段と、よりなる表示制御装置。