JPH0375873B2 - - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は画像表示装置、特に共通ベース・コン
ピユータ入力データから入力される複数の像のう
ち１個又は複数個を選択的に表示する装置に関す
る。

〔従来の技術及びその問題点〕

1982年４月12日米国出願、出願番号367659号に
記載した如き従来の画像表示システムは、同時且
つ選択的に同一画面に多数の異なる像を描ける。
例えば、表示装置は自動車のシヤーシ、自動車の
本体及び自動車のステアリング・コラム機構を重
ね合わせて同時に表示できるが、これらの像は分
離したものであつてもよい。また、他の例は、構
成部品及び結線が分離し、又は適当に重なつた関
係で見える回路基板用のレイアウトである。普
通、合成図を表示しているときにも、構成の分離
した部分を見分けられるように種々の像を複数の
異なる色又は異なる色の集団で表す。

表示装置は、通常、カラー陰極線管（以下
“CRT”という）を用い、このカラーCRTは異
なる色をいくつでもつくることができるが、特定
の例では種々の選択可能な像と関係した小数の異
なる色を表示するように動作する。この様に、シ
ヤーシを赤及び黄色で表示する一方、車体を青及
び緑で表示できる。

表示は“画素（ピクセル）ビツトマツプ・メモ
リ”から発生され、このメモリはCRTに表示す
る各画素即ち画像の各基本部分の一つ又は複数の
色を蓄積する。この画素ビツトマツプ・メモリへ
の入力は、コンピユータで表示の画素を計算し、
又はこの画素がコンピユータのメモリ内の“高レ
ベル”データから与えられて、コンピユータのデ
ータバスから供給される。この様に、コンピユー
タのメモリは複数のベクトル線として車体を表す
線セグメントを蓄積できるが、TV形式の表示を
するため通常のラスタ動作で画素ビツトマツプ・
メモリを操作できるように、この情報をコンピユ
ータにより画素に変換し、上述の画素ビツトマツ
プ・メモリに蓄積する。

コンピユータから画素ビツトマツプ・メモリへ
の入力情報は、好適には特定の画素を表し、且
つ、その画素に対し２進数“0000”から“1111”
により表される16色を限定できる４ビツト・ワー
ドを含む、ここで、ワード“0000”は画素点に情
報がないことを表し、一方、ワード“0001”が赤
色を表すと仮定する。明らかに画素情報がないこ
とも含み16色のどんな組合わせでも４ビツト・ワ
ードにより割当てられる。上述の技術により、１
つの像を16色で描くことができる。

複数の異なる即ち別個の像を表すために、一面
が車体を表し、他面が車のシヤーシを表す、分離
した面の概念が効果的である。車体表面は、赤及
び緑のみで、シヤーシは赤及び黄色のみで表せ
る。異なる面を明らかにするため、画素ビツトマ
ツプ・メモリで各画素位置に蓄積した４ビツト・
ワードを、幾つかの小数ビツトのサブ・ワードに
分割したと考えてもよい。例えば、画面の左側上
隅の画素に対して蓄積した画素ワードは、或る面
を表す下位２ビツト及び他の面を表す上位２ビツ
トからなる。この場合、下位２ビツトはそれらの
異なる組合わせにより４色を指定でき、上位２ビ
ツトはそれらの組合わせにより、（おそらく異な
る）４色を指定できる。もしくは、各画素蓄積位
置の４ビツトに関し、４ビツトの各々に１個が対
応する４個の面を指定できる。他の組合わせも可
能である。

表示のため、カラー変換器即ち個別メモリを有
するカラー・ビットマップを使用して、画素ビツ
トマツプ・メモリ内の各ピクセルに関して蓄積さ
れたインデツクスを所望の色に変換し、更に要求
どうりに一個のみは又複数の指定面を選択的に表
す。

しかし、異なる面に書込むために共通ベース入
力データを使うとき、従来技術では問題がある。

例えば、複数のビツト・マツププレーンを分割
して形成した複数の面のうち、１つの面を他の面
の像の背景として選択し、特定色に書き換えると
する。プロセツサから入力されるその特定色を表
す共通データが“0001”であるとすると、選択し
た面が最下位ワード・ビツトを含み共通データの
“１”がそのまま選択した面に書き込まれる場合
を除き、“１”を選択した面に相当するワード・
ビツトに書き込むためには、入力ワードをシフト
する必要がある。しかし、入力ワードのシフト動
作を、コンピユータ・ソフトウエアの制御により
行おうとする、所望の情報を書く際に時間を浪費
する。また、共通の青色データを使用しないとす
ると、複数の面を形成する複数のビツトマツプ・
プレーンの分割の仕方及び選択する面に応じた青
色データを記憶しておく必要がある。この様に、
条件に応じたデータを記憶することはメモリ領域
を浪費する。

従つて、本発明の目的は、適当な面を書くため
にプロセツサによりデータを一定量シフトさせる
必要なく、コンピユータ・バスの情報を直接に画
像表示器の画素ビツトマツプ・メモリに書込める
画像表示装置を提供することである。

本発明の他の目的は、動作が速く、コンピユー
タ・データバスからの表示の異なる面を表す画素
情報に応答する画像表示装置を提供することであ
る。

〔問題点を解決するための手段及び作用〕 本発明の画像表示装置において、コンピユー
タ・データバスのコンピユータ入力データをゲー
ト構造により、画素ビツトマツプ・メモリ内の指
定した面に書込むために適当な数の位置だけシフ
トする。更に、情報を書込まない他の面を表す画
素ビツトマツプ・メモリ内の情報は画素ビツトマ
ツプ・メモリから情報を読出し、シフトしたデー
タ位置で画素ビツトマツプ・メモリに同一情報を
再び書くことにより、書込み保護する。この様
に、シフトしたデータは他の面を表す情報を妨害
することなく、メモリ内の面にのみに到達するよ
うになる。データが書かれる特定の面を、特定時
間に指定し、ゲート構造はプロセツサ内の情報を
一定量シフトする必要なく適当なシフトを与える
ように動作し、これにより実行時間を相当節約で
きる。

〔実施例〕

第１図に示す本発明による画像表示装置は、内
部デジタル・アナログ変換器（以下“DAC”と
いう）を介して第２図に示す様にデジタル入力デ
ータ１２が入力されCRT１６を動作させる赤、
緑及び青信号を出力するカラー・マツプ・メモリ
１０を含む。デジタル・データ１２は、第１図を
参照して説明する画素ビツトマツプ・メモリ
（RAM）１８から得られる４ビツト・ワードか
ら成る。画素ビツトマツプ・メモリ１８は、第３
図に示す４ビツト・プレーン２１，２２，２３及
び２４としてみなす画像情報を蓄積し、各ビツ
ト・プレーンは、各データ・ワード１２の１ビツ
トを蓄積する。画素ビツトマツプ・メモリ及び
CRTの画面間の１対１の対応を考えると、画素
即ち画像の最小の分割不可能要素は、例えば画面
の左側上隅にあると、ビツト・プレーン２１，２
２，２３及び２４に夫々蓄積した画素ビツト３
１，３２，３３及び３４により表される。４個の
画素ビツト３１−３４は、カラー・マツプ・メモ
リ１０へデータ・ワード１２として与えられ、カ
ラー・マツプ・メモリ１０は上述の米国特許出願
明細書に記載された様に、メモリ１０に蓄積した
ワードをもとに、16個の異なる可能な色に４ビツ
ト・ワードを変換する。画像表示装置は、メモリ
１８内に蓄積した全ての画素を各々がメモリ１０
へのワード１２となる複数の列に配列し、CRT
の表示を持続するため動作を繰り返す。

上述の様に、４桁のワード１２は、16個の異な
る色を割出すことができ、その指定は、カラー・
マツプ・メモリ１０に蓄積されている。即ち、カ
ラー・マツプ・メモリ１０は、どの16色を表示し
たいかを割出し、又、カラー・マツプ・メモリ１
０は、装置がつくれるどの16色でも割出すように
変更できる。

CRT表示は、分離した又は重なつた複数の異
なる像、例えば自動車の車体及び自動車のシヤー
シの像を表すことが要求される。この場合、カラ
ー・マツプ・メモリ１０への入力ワード１２を、
例えば第２図に示す様に面０及び面１に分割す
る。この例では、各面は２個の有効桁を有し、従
つて２個の異なる面の各々に対し、４色を選べ
る。これらの色は、面がCRTスクリーン上に重
なつて見えるとき区別できるように異なる方がよ
い。

一方の面だけ、例えば第２図の面０を表示した
いとき、カラー・マツプ１０は、面１用の桁が意
味することに違いが無いようにコンピユータによ
り形成する。例えば、面０が或る時間に見え、面
１が見えないとすると、カラー・マツプ・メモリ
１０は、16個のメモリ位置２６を示す第４図を参
照して説明するように構成できる。第３図の３
６，３８，４０及び４２で示すメモリ位置に繰り
返しデータを入れ、面１を表す上位ビツト２８が
何かは問題ではなく、カラー・マツプは面０に関
する入力にのみ応答する。特定の面又は面の組合
わせは、かなりの期間見えるので、所望の情報の
みが見えるようにカラー・マツプ・メモリ１０を
再形成する際にかかる全時間は比較的に非常に短
い。

本発明は、コンピユータのデータバスから画素
マツプ・メモリ１８にデータを入力すること、例
えば、画素マツプ・メモリに情報を書込み、画素
マツプ・メモリ内の情報を付加又は変化させるこ
とに関する。説明の都合上、画素マツプ・メモリ
が異なる面（即ち色又は色の組合わせ）に対し異
なる画素マツプを蓄積するメモリ群に分割される
と考える。コンピユータは、他の画素マツプに蓄
積される情報に干渉せずに特定の画素マツプに選
択的に書込めることが必要である。

本発明による画像表示装置回路のブロツク図を
示す第１図を参照すると、マルチプレクサ
（MUX）４４はコンピユータ又はプロセツサ、
例えばインテル社製の80186型プロセツサから入
力データを受け取る。この場合のデータバスは、
16ビツトの幅をもち、第１図の回路の目的に関
し、各８ビツト・バイトは、その４ビツトのみが
この回路で実際に使用される画素を表す。マルチ
プレクサ４４はコンピユータ・データバスからの
入力として上位４ビツト又は下位４ビツトを選択
する。マルチプレクサ４４の４ビツト出力はシフ
ト手段４６に供給し、このシフト手段は後で詳述
する様にシフトを行なうかどうかを指定する３ビ
ツト信号４８により制御する。シフト回路４６の
４ビツト出力は、算術論理演算装置（以下、
“ALU”という）５０に供給し、ALU５０内で
４ビツト・ワードについて或る修正を行つてもよ
い。ALU５０の出力は、アドレス５４で制御す
る１：16マルチプレクサ５２を介して画素ビツト
マツプ・メモリ１８に供給する。メモリ１８は、
シフト・レジスタ５６を通つて繰り返し読出さ
れ、他の映像情報の付加ができるアトリビユー
ト・ゲート回路（A.G.）５８を通つて上述の方
法で連続入力をカラー・マツプ・メモリ１０に供
給する。シフト・レジスタ５６は、並列モードで
16個の４ビツト画素ワードをメモリ１８から同時
に読出し、直列にカラー・メモリ１０に供給す
る。

一方、同時にメモリ１８から、16：１マルチプ
レクサ６０を介して蓄積手段６４へ１個の４ビツ
ト・ワードを読出せる。後述するが、蓄積手段６
４からのデータは、バツフア６６を介してプロセ
ツサのデータ・バスへ入力として供給し、又はメ
モリ１８に修正した情報を書き直すためにALU
５０で処理してもよい。例えば、コンピユータ・
データバスからの新しい情報をメモリ１８に蓄積
した古い情報と結合する必要があれば、蓄積手段
６４にメモリ１８からのデータをロードし、そし
て、メモリ１８への再入力のためALU５０内で
蓄積情報をシフト手段４６からの新しい情報と論
理的に結合できる。

第５図は、シフトレジスタ５６と関係した画素
ビツト・マツプ・メモリ１８を示す。メモリ１８
は、16個のランダム・アクセス・メモリ（以下
“RAM”という）７０を含み、図に例示した
RAM７０は16K×4RAMであり、カラー・マツ
プ・メモリ１０に送られる画素の割出しのため
16Kの４ビツト・ワードを蓄積する。実施例で
は、CRTスクリーンの上半分に対して画素を限
定するために第１セツトの16個の16K×4RAMを
用い、一方、下半分に対しては第２セツトの16個
の16K×4RAMを用い、実際の合計は16個の32K
×4RAMになる。CRTスクリーンにデータを読
出すために別個の画素を表す４ビツト・ワードを
各RAM７０から並列にシフトレジスタ５６に読
出す。シフトレジスタ５６は、深さ４即ち４個の
単一ビツト・シーケンス・シフトレジスタを含
む。第１図の回路は、プロセツサ・表示間インタ
ーリーブ法で動作し、半分の期間（320ns）の間、
RAMをシフトレジスタ５６の入力用に読出し、
残りの時間即ちインターリーブ時間（320ns）の
間、データをメモリ１８に入力でき又は、プロセ
ツサの入力用にメモリ１８から読出せる。640ns
の全期間、画素データをシフトレジスタから連続
的に読出す。メモリ１８は、1024×512ビツトマ
ツプの機能をもつが、具体例では640×480画素の
みがスクリーンに表示される。

動作のタイミングは、第８図の状態図及び第１
図の回路の動作を示す第９図のサイクル・チヤー
トを考察することにより理解できる。回路動作
は、16個のクロツク期間に対応する16個の40ns状
態（ステート）に分割され、計640nsの全期間を
形成する。第９図の８状態スクリーン・サイクル
７２の間、メモリ１８からのデータは、シフトレ
ジスタ５６へ16個の画素入力用に並列にアクセス
される。スクリーン・サイクルの終り毎に、第９
図に示す様に、ロード・シフト・レジスタ・パル
ス７４を供給し、続いて、次の640nsの間、画素
情報をシフトしてシフトレジスタの外に出し、ア
トリビユート・ゲート回路５８を介してカラー・
マツプ・メモリ１０に送る。画素情報を単にメモ
リ１８から読み出してCRTの表示用にカラー・
マツプ・メモリ１０に送り、情報が変化せず、プ
ロセツサに対する画素マツプ・メモリ１８の情報
の読込み又は読出しがないとすると、第８図にお
いてスクリーン・サイクル７２の後に、次のスク
リーン・サイクルの始まりまでの320nsの間８状
態休止サイクル７６が続く。この時に画素ビツ
ト・マツプ・メモリに対するプロセツサに動きが
ないとすれば、この休止サイクルは動作の“イン
ターリーブ”部分期間に起きる。

一方、プロセツサが画素ビツトマツプ・メモリ
から情報を読むとき、第８図の読出しサイクル７
８の間、マルチプレクサ６０及び蓄積手段６４を
介してメモリ１８及びバツフア６６間に伝送路が
形成される。メモリ１８からの４ビツト・ワード
は、読出しサイクル７８の間、４個のラツチ回路
１１５乃至１１８第７図を含む蓄積手段６４に供
給する。プロセツサがこのデータを読むとき、バ
ツフア６６に画像読込みイネーブル信号６８を供
給して、これを行なう。読出すべきメモリに対す
る適当なアドレスは、RAM自身に対してと同様
に、アドレス入力端６２から16：１マルチプレク
サ６０に供給する。

画素ビツト・マツプ・メモリに新しい情報を書
き込むために、８状態書込みサイクル８０をスク
リーン・サイクル７２にインタリーブする。第９
図の左側に図示する様に、書込みサイクルは、休
止及び読出しサイクルと同様に、320nsかかる。
この期間に、マルチプレクサ４４、シフト手段４
６、ALU５０及びマルチプレクサ５２を介した
プロセツサ・データバスからの入力は、画素ビツ
ト・マツプ・メモリ１８に供給する。１：16マル
チプレクサ５２は、アドレス・バス（図示せず）
を介してプロセツサによりアドレスされる修正
RAM７０に入力を供給する。後で詳述する様に
プロセツサ・データバスからのデータを直接に画
素メモリに又シフトした位置に読込んで、書込み
又は変更したい適当な面又は像にする。

第８図の右側に図示した読出し−変更−書込み
（R.M.W）手順の間、上述の読出しサイクルの様
に、蓄積手段６４に蓄積されているアドレスした
位置からのデータで読出しサイクル内に画素ビツ
ト・マツプ・メモリからまず情報を読出す。読出
しサイクル８２は320nsが必要である。読出し−
変換−書込み手順は、この時間に完了しないが、
スクリーン・サイクル８４を、読出しサイクル８
２及び書込みサイクル８６に間挿し、カラー・マ
ツプ・メモリ１０への画素情報の一定の流れを形
成する。スクリーン・サイクル７２の様に、スク
リーン・サイクル８４は、RAM７０からの16個
の画素が第５図のシフトレジスタ５６へ入力とし
て読出される間、320nsを必要とする。スクリー
ン・サイクル８４の後は320nsの書込みサイクル
８６になり、この間に蓄積手段６４及び／又はシ
フト手段４６からの情報を、ALU５０及びマル
チプレクサ５２を通つて画素ビツトマツプ・メモ
リ１８に書込む。ALU５０は、種々の方法のひ
とつで、シフトレジスタ４６からの新しいデータ
を蓄積手段６４からの情報と結合できる。或る動
作モードでは、蓄積手段６４からの古い情報は単
に無視し、シフト手段４６からの新情報をメモリ
１８に書込む。他の動作モードは、後で詳述する
様に、書込み保護モードと呼ばれ、新しいデータ
を部分的に無視し、蓄積手段６４からの古いデー
タをメモリに読込む幾分反対の動作をする。新旧
データを結合するための他の論理的動作は、供給
されている新旧データの指示した組合せについて
のアンド、オフ及びＸオア（排他的オア）をとつ
て行なう。ALU５０は好適にはモノリシツク・
メモリーズ社製の20L8型“PAL”（プログラム可
能配列論理回路）を含む。供給した情報の種々の
論理的組合わせのため、ALU５０を第１図の３
本の制御ライン８８で制御する。読出し−変更−
書込みサイクルは、更に第９図で参照番号８２，
８４及び８６で示す。 新旧データを結合させる
ための種々の方法に、ALU５０により行なう論
理動作が有用である。例えば、矩形の如き特定の
構成又はパターンを画素ビツトマツプ・メモリ１
８に蓄積したとすると、排他的オア・モードで
ALU５０を動作させると共に、読出し−変更−
書込みサイクルを実行し、画素ビツトマツプ・メ
モリの同じ場所に同じパターンを入力して画素ビ
ツトマツプ・メモリから同じ構成を取り除くこと
ができる。構成又はパターンを取り除き、下にあ
る他の情報が見えるようになる。

第８図に示すスクリーン・サイクル７２及び８
４の終り間で画像画素の“帯状片（ストリツプ）”
をシフトレジスタ５６内でシフトし、カラー・マ
ツプ・メモリ１０及び最終的にはCRTスクリー
ンに送る。この様に、スクリーン上に画像の帯状
片を表示するために16個のクロツク期間が必要で
ある。これらのクロツクのうち８個のクロツク期
間にプロセツサは、画素ビツトマツプ・メモリ１
８に関する情報を読出し又は書込み、他の８個の
クロツク期間即ちスクリーン・サイクルの間に、
RAM７０からの16ビツトをシフトレジスタ５６
にロードするためにアクセスする。各スクリー
ン・サイクルの終りで、再ロードパルスをシフト
レジスタに供給する。

上述した様に、画素ビツトマツプ・メモリ１８
内の画素データが別個の面を表す複数の画素ビツ
ト・マツプに分割されていると考えると好都合で
ある。ここで用語“面”は、他の面と同時に又は
別個に表示できる単数又は複数の色の図面又は他
の表示に関する。上述した様に、画素ビツトマツ
プ・メモリ１８から読出した画素ワードが少なく
とも１個の面を同時に表示するよう、カラー・マ
ツプ・メモリ１０を適当にロードする。

入力情報を画素ビツトマツプ・メモリ１８に入
力したいとき、第２図に示す様に、特定の面に書
込む、即ちメモリ１８内の異なるアドレス可能位
置に単数又は複数の画素ワード・ビツトを蓄積す
る必要がある。しかし、マルチプレクサ４４を通
つてプロセツサ・データバスから受けた入力画素
ワードは、ビツトマツプ・メモリ１８の同じ桁の
ビツトに書込まれるように即ちマルチプレクサ４
４からの最下位ビツトがメモリ１８の画素アドレ
スの最下位ビツトに書込まれるように常になつて
いる。この処理は、別個の面の指定が無いときに
は問題はない。この場合、各入力ワードは画像用
のインデツクス即ち色識別子となり、４ビツト・
ワード即ちインデツクスは16個の異なる色を示す
ことができる。

しかし、例えば、第２図に示す様にマルチプレ
クサ４４からの到来データは、メモリ１８内の１
つの位置の上位２ビツト又は下位２ビツト用のイ
ンデツクスを含む。それにもかかわらず、どの面
に対しても、インデツクスはマルチプレクサ４４
の最下位桁出力導線等上にその最下位ビツトがあ
る。

本発明によれば、このデータはシフト手段４６
によりビツト位置がシフトされ、それにより、プ
ロセツサ内でデータを引き続きシフトする必要な
く画素ビツトマツプ・メモリ１８内の適当な面に
迅速にデータを書込める。シフトの程度は、処理
している現在の面を示すプロセツサ・ソフトウエ
アの状態に応答して、シフト手段への入力４８に
より決定する。シフト手段４６からの出力ワード
は、内容変更なくALU手段５０を通過しマルチ
プレクサ５２を介してメモリ１８に書込んでもよ
い。しかし、後述する様に他の面に関する画素デ
ータを部分的に変えることなく、メモリ１８の適
切な面にのみ到来データ・ワード即ちインデツク
スを書込むようにALU５０は書込み保護動作を
行なう。

シフト手段４６の一例を第６図に詳細に図示す
る。この図において、４本の入力導線９６は、マ
ルチプレクサ４４の出力端に接続され、４本の出
力導線９８は４個のオア・ゲート９１−９４から
ALU５０の入力端に接続する。３対８ビツト変
換器９０は、プロセツサから３ビツト２進コード
入力を導線４８に受け、アンド・ゲート回路群を
動作可能にするために各出力を供給する。第１群
のアンド・ゲート回路１０１−１０４は導線９６
上の入力ワード即ちインデツクスを一方の入力端
に受け、その出力端は入力ワード及び出力ワード
間に相対的にシフトが起きないようにオア・ゲー
ト回路９１−９４に直結する。第２群のアンド・
ゲート回路１１１−１１４もオア・ゲート回路９
１−９４に夫々入力を供給するが、この群のアン
ド・ゲート回路の入力は左側に１ビツト位置ずれ
る。従つて、アンド・ゲート１１２の一方の入力
端は入力導線１２５に接続し、アンド・ゲート回
路１１３の一方の入力端は入力導線１２６に接続
し、アンド・ゲート回路１１４の一方の入力端は
入力導線１２７に接続し、一方アンド・ゲート回
路１１１の一方の入力端は接地する。

第３群のアンドゲート回路１２１−１２４は、
オア・ゲート回路９１−９４に夫々入力を供給す
るが、このアンド・ゲート回路への入力は左側に
２ビツト位置ずれる。この様に、アンド・ゲート
回路１２３の一方入力端は入力導線１２５に接続
し、アンド・ゲート回路１２４の一方の入力端は
入力導線１２６に接続し、アンド・ゲート１２１
及び１２２の一方の入力端は接地する。

変換器９０の出力１２８，１２９及び１３０を
選択的に加えることにより、各アンド・ゲート群
１０１−１０４，１１２−１１４及び１２１−１
２４ヘイネーブル入力を供給する。イネーブル導
線１２８に電圧を加えるとき、導線９６上の入力
データに対し導線９８上のデータのシフトは生じ
ない。イネーブル導線１２９に電圧を加えると
き、導線９８の出力データは左側に１ビツト位置
だけシフトし、一方イネーブル導線１３０に電圧
を加えるとき、出力導線９８上のデータは左側に
２ビツト位置だけシフトする。断線した導線１０
０及び１３１で示す様に、手段４６の構成を部分
的に示し、アンド・ゲート回路を更に加えること
によつて左シフト動作（３ビツト位置だけ）が行
われる。更に、適当に接続したアンド・ゲート群
に変換器９０から電圧を加えることにより入力デ
ータを右側にシフトするようにゲート構造を拡張
してもよい。この様に、どの程度のシフトでも簡
単に行え、プロセツサがメモリ１８に蓄積した特
定の面と情報伝達している限りは維持できる。シ
フト手段４６は、モノリシツク・メモリーズ社製
20R4型“PAL”を使用することが好適である。

入力インデツクス即ちデータ・ワードを受ける
ために、特定面を選択したとき、現在の面ではな
い画素ビツト・マツプ・メモリ１８内のビツト
は、選択した面へのデータの書き込みが選択して
いない１つ又は複数の面に悪影響を及ぼさないよ
うに良好に保護する。従つて、プロセツサからメ
モリ１８への新しい情報の書込みは、第８図の右
側に示す様な読出し−変更−書込み手順で行な
う。メモリ１８内の情報は、書込まれる面を除い
ては書込み保護すべきであり、書込み保護導線１
３２上の対応するビツトは、プロセツサにより真
又は偽が決定される。この様に、面０が書込ま
れ、この面が下位２ビツトに相当し、一方、面１
が書き込み保護され、この面が上位２ビツトに相
当するとすると、そのとき上位２ビツト導線１３
２が真であり、下位２ビツトは偽である。導線１
３２のうちのどれかが真であるゆえに、読み出し
−変更−書き込み手順を実行するための従来のゲ
ート形式で、ALU５０からは変更信号１３４が
出力される。

読出しサイクル８２の間、メモリ１８内の特定
の場所から４個のビツト画素ワードを、導線１２
０に供給するラツチ信号に応答して、第７図の蓄
積手段６４のラツチ回路１１５−１１８に読込
む。古いデータ・ワードをラツチ回路１１５−１
１８内に保持する間、スクリーン・サイクル８４
が上述の様に生じる。

真である導線１３２上の上位２ビツトに関し、
蓄積手段６４即ちラツチ回路１１７及び１１８か
らの上位２ビツト出力は、シフト手段４６からの
新データに代わりマルチプレクサ５２に伝わる。
一方、新データからの下位２ビツトは、選択した
面に書込むために、マルチプレクサ５２にゲート
される。従つて、到来インデツクスを適当な面に
書込み、メモリ１８内の残りの情報を保護する。
ここで、シフト手段４６から受けるどんなデータ
に関してもALU動作はALU５０により実行さ
れ、書込み保護されるビツトを除いて、出力がマ
ルチプレクサ５２に供給されることに留意された
い。本発明に関して最も重要な機能は、プロセツ
サからの情報を画素ビツトマツプ・メモリの適切
な面位置に書込み、その際ALUの書込み保護動
作を行なうことである。

以上は、画素ビツト・マツプ・メモリ１８内の
新しい情報の書込み又は置換について説明をした
が、一面からの画素情報を他面に書くことができ
ることは明らかである。従つて、ビツト・マツ
プ・メモリ１８内の特定の面に関係する情報を、
読出しサイクル７８によりプロセツサに読込んで
もよい。その時、情報は新しい情報として取り扱
い、マルチプレクサ４４を介してシフト手段４６
を使用して所望の面に書込む。

〔発明の効果〕

本発明によれば複数のビツトマツプ・プレーン
を分割した複数の面のうちの所望の面に、固定し
た共通データを書き込むために共通データをシフ
トする際、シフト動作は複数のゲート回路群を含
むシフト回路によりシフトとされるので、コンピ
ユータ制御によるシフト動作に比較して時間を節
約することができる。データを書き込むときは、
選択された面以外の面に相当する画素ワード・ビ
ツトには画素ビツトマツプ・メモリから読み出し
た画素ワード・ビツトがそのまま使用されるの
で、選択したワード・ビツトのみのデータを書き
換え、選択していない面には悪影響を及ぼさな
い。

【図面の簡単な説明】

第１図は本発明による画像表示装置を示すブロ
ツク図、第２図は画像を発生するカラー・マツプ
メモリを示すブロツク図、第３図は画素ビツトマ
ツプ・メモリの複数のメモリ・プレーンを表す簡
略図、第４図は第２図のカラー・マツプ・メモリ
の内容を示す簡略図、第５図は第１図の画素ビツ
トマツプ・メモリを示すブロツク図、第６図は第
１図のシフト手段を詳細に示すブロツク図、第７
図は第１図の蓄積手段として動作するラツチ回路
を示すブロツク図、第８図は第１図の動作を示す
状態図、第９図は第１図の動作タイミングを示す
サイクル・チヤートである。 図中において、１８は画素ビツトマツプ・メモ
リ手段、２１，２２，２３及び２４はビツトマツ
プ・プレーン、４６はシフト手段である。

Claims (1)

1. 【特許請求の範囲】 １ 複数の面を個別又は重畳して表示できる画像
   表示装置であつて、 複数のビツトマツプ・プレーンを有し、該複数
   のビツトマツプ・プレーンを上記複数の面に相当
   する群に分割した画素ビツトマツプ・メモリと、 該画素ビツトマツプ・メモリから読みだした同
   一画素位置の全画素ワード・ビツトを一時的に記
   憶する蓄積回路と、 上記複数の面のうち所望の面に相当する画素ワ
   ード・ビツトの内容を書き換えるための画素情報
   を含む並列入力ワード・ビツトを各々が受け取る
   複数のゲート回路群を有し、該複数のゲート回路
   群の各々は、順次ビツト位置がずらされた上記並
   列入力ワードを受け取ると共に、選択的に動作可
   能状態にされ、上記所望の面に相当する画素ワー
   ド・ビツトの位置に対応するように上記画素情報
   をシフトするシフト回路と、 該シフト手段からのシフトされた上記入力ワー
   ド・ビツト及び上記蓄積回路に記憶された上記全
   画素ワード・ビツトが供給され、該全画素ワー
   ド・ビツトの対応するワード・ビツトを上記入力
   ワードの上記画素情報に置換する論理演算回路と
   を具え、 該論理演算回路の出力ワード・ビツトを上記画
   素ビツトマツプ・メモリの上記同一画素位置に書
   き込むことを特徴とする画像表示装置。