JPS59192285A - 画像メモリ回路 - Google Patents
画像メモリ回路Info
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- JPS59192285A JPS59192285A JP6558783A JP6558783A JPS59192285A JP S59192285 A JPS59192285 A JP S59192285A JP 6558783 A JP6558783 A JP 6558783A JP 6558783 A JP6558783 A JP 6558783A JP S59192285 A JPS59192285 A JP S59192285A
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- Japan
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- memory
- signal
- image memory
- writing
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、画像表示装置に係り、特に画像メモリへの高
速データ書込みに好適な画像メモリ回路に関する。
速データ書込みに好適な画像メモリ回路に関する。
メモリに書込まれた画像情報を読み出して、陰極線管（
ＣＲＴと略す）等の表示画面にグラフィ、７り表示を行
なう画像表示装置は、より自然な画像を表現するために
、表示画素１ドツトあたシの情報量は増加する傾向にあ
り、このため画像メモリは大容量となって、データの書
込み処理に多（の時間を費やすことになっていた。
ＣＲＴと略す）等の表示画面にグラフィ、７り表示を行
なう画像表示装置は、より自然な画像を表現するために
、表示画素１ドツトあたシの情報量は増加する傾向にあ
り、このため画像メモリは大容量となって、データの書
込み処理に多（の時間を費やすことになっていた。
第１図はこのような画像メモリのビット構成の一例を示
す図であシ、表示画面を横方向３２０ドリト、縦方向２
００ラインに分割し、表示画１１ドツトあたシに３原色
ＫＧＢそれぞれ４ビツトの情＠を割り当てた例である。
す図であシ、表示画面を横方向３２０ドリト、縦方向２
００ラインに分割し、表示画１１ドツトあたシに３原色
ＫＧＢそれぞれ４ビツトの情＠を割り当てた例である。
これら１画素単位の画像情報は第２図に示すようにＲＧ
ＢごとにそれぞれＤ／Ａ変換されてアナログのＲＧＢ信
号としてＣＲｆに供給されるので、表示画１１ドト単位
で２′２−４０９６とおりの着色が可能となり、通常の
アナログ映像信号による画像と遜色のない自然な画像が
再現できる。
ＢごとにそれぞれＤ／Ａ変換されてアナログのＲＧＢ信
号としてＣＲｆに供給されるので、表示画１１ドト単位
で２′２−４０９６とおりの着色が可能となり、通常の
アナログ映像信号による画像と遜色のない自然な画像が
再現できる。
第６図は第１図に示した画像メモリに記憶される画像情
報の書込み例を示す図であり、画像メモリを指定のブロ
ツク（横△Ｘ、縦△Ｙ、奥行き△Ｚ）に分割して、その
プロ５．り内金奥行き方向に１画素分ずつ、図に示すよ
うに左上から右下まで走査するように書込んでいき、ブ
ロック内をすべて書込むと、奥行き方向の次のメモリブ
レーンのブロック内全書込んでいく。
報の書込み例を示す図であり、画像メモリを指定のブロ
ツク（横△Ｘ、縦△Ｙ、奥行き△Ｚ）に分割して、その
プロ５．り内金奥行き方向に１画素分ずつ、図に示すよ
うに左上から右下まで走査するように書込んでいき、ブ
ロック内をすべて書込むと、奥行き方向の次のメモリブ
レーンのブロック内全書込んでいく。
このようなデータ書込みを行なうためには画像メモリの
アドレス割付けは第４図に示すように奥行き方向にデー
タビリ１４−割振シ、画素単位にアドレス全割付ける方
法がプロセッサ（ＭＰＵと略す）による書込み処理速度
を考慮すると有利になる。
アドレス割付けは第４図に示すように奥行き方向にデー
タビリ１４−割振シ、画素単位にアドレス全割付ける方
法がプロセッサ（ＭＰＵと略す）による書込み処理速度
を考慮すると有利になる。
とのようなアドレス割付けをした画像メモリへの画像デ
ータの書込み方法を第５図に示す画像メモリ回路を用い
て説明する。第５図において１．２および３はＭＰＵと
接続されるデータバス、アドレスバスおよび書込み制御
信号である。
ータの書込み方法を第５図に示す画像メモリ回路を用い
て説明する。第５図において１．２および３はＭＰＵと
接続されるデータバス、アドレスバスおよび書込み制御
信号である。
４はアドレスデコーダ、５および６は画像メモリ７およ
びレジスタ９のそれぞれのアドレス選択信号、８はＭＰ
Ｕからの書込み制御信号３を画像メモリ７のチップ単位
で入力制御する書込み！Ｉｌ＃回路であり論理積回路よ
シ構成されている。
びレジスタ９のそれぞれのアドレス選択信号、８はＭＰ
Ｕからの書込み制御信号３を画像メモリ７のチップ単位
で入力制御する書込み！Ｉｌ＃回路であり論理積回路よ
シ構成されている。
画像メモリ７は第４図に示したように表示画面の夷行き
方向の１２ビット全メモリチップ単位で独立させた構成
になっており、予めＭＰＵがレジスタ９に書込むビット
を指定する情報を書込んでおき、次に画像メモリ７の特
定番地にデータを書込むと、ＭＰＵからの書込み制御信
号６ば、書込み制御回路８によって、レジスタ９に記録
された書込み指定情報とビット単位で論理積がとられ、
その出力が画像メモリ７ヘチツプ単位で供給されるので
、レジスタ９に記録された書込み指定ビットに対応する
画像メモリのビットについてのみデータが書込まれ、書
込み指定されないビットについてはデータは書込まれな
い。
方向の１２ビット全メモリチップ単位で独立させた構成
になっており、予めＭＰＵがレジスタ９に書込むビット
を指定する情報を書込んでおき、次に画像メモリ７の特
定番地にデータを書込むと、ＭＰＵからの書込み制御信
号６ば、書込み制御回路８によって、レジスタ９に記録
された書込み指定情報とビット単位で論理積がとられ、
その出力が画像メモリ７ヘチツプ単位で供給されるので
、レジスタ９に記録された書込み指定ビットに対応する
画像メモリのビットについてのみデータが書込まれ、書
込み指定されないビットについてはデータは書込まれな
い。
このため、第３図で示したようなブロック単位でブロッ
ク内にデータを書込んでいく書込み方法であっても、す
でにデータが書き込まれた画像メモリ７の番地に別のビ
ット位置のデータを重ね書きする場合に、ソフトウェア
によって論理和をとって書込む必要がなく、予めレジス
タ９に書込むピット位置を指定する情報を記録しておけ
ば、追加するデータはそのまま画像メモリ７に書込むた
けでよい。
ク内にデータを書込んでいく書込み方法であっても、す
でにデータが書き込まれた画像メモリ７の番地に別のビ
ット位置のデータを重ね書きする場合に、ソフトウェア
によって論理和をとって書込む必要がなく、予めレジス
タ９に書込むピット位置を指定する情報を記録しておけ
ば、追加するデータはそのまま画像メモリ７に書込むた
けでよい。
しかし第５図に示す従来技術による画像メモリ回路では
、画像メモリのアドレスが奥行き方向のデータビットご
との割付けに固定されているため、ＲＯＭに記録された
文字パターンに！み出して画像メモリに転送するために
、表示画面の横方向に１連の画像パターンを書込む場合
などには、ＭＰＵは表示画素単位でしかアドレス指定が
できないため、横方向に連続する画像バタ−ンをデータ
ビットごとに分割して表示画素単位で奥行き方向の着色
情報および階調情報からなる画像情報を書込まなければ
ならなくなり、非常に多ぐの処理時間を必要とするとい
う欠点を有していた。
、画像メモリのアドレスが奥行き方向のデータビットご
との割付けに固定されているため、ＲＯＭに記録された
文字パターンに！み出して画像メモリに転送するために
、表示画面の横方向に１連の画像パターンを書込む場合
などには、ＭＰＵは表示画素単位でしかアドレス指定が
できないため、横方向に連続する画像バタ−ンをデータ
ビットごとに分割して表示画素単位で奥行き方向の着色
情報および階調情報からなる画像情報を書込まなければ
ならなくなり、非常に多ぐの処理時間を必要とするとい
う欠点を有していた。
本発明の目的は上記した従来技術の欠点をなくし、表示
画素１ドツト分の奥行き方向に連続した画像情報の書込
みの高速処理たけでなく。
画素１ドツト分の奥行き方向に連続した画像情報の書込
みの高速処理たけでなく。
横方向に表示画素の連続した画像情報の書込みも高速に
処理できる画像メモリ回路全提供することにある。
処理できる画像メモリ回路全提供することにある。
上記目的全達成するために本発明による画像メモリ回路
では、画像メモリ全表示画素１ドツト分の奥行き方向の
ビット単位と横方向の任意の複数のビ、ソト単位とによ
り平面的に配置し、奥行き方向に連続した画像情報を書
込む場合と、横方向に連続した画像情報全書込む場合と
により、画像メモリに入力されるアドレス選択信号奥行
き方向に連続した画像情報全書込む場合は、画像メモリ
の横方向のビット単位でアドレス選択を行なうアドレス
選択信号を入力して、奥行き方向の画像情報をデータ入
力として書込み、横方向に連続した画像情報を書込む場
合は、横方向の画像パターンのデータ内容により画像メ
モリの横方向のビ１．ト単位を選択し、予め奥行き方向
の画像情報を記録したレジスタのデータをデータ入力と
して書込むようにしたものである。
では、画像メモリ全表示画素１ドツト分の奥行き方向の
ビット単位と横方向の任意の複数のビ、ソト単位とによ
り平面的に配置し、奥行き方向に連続した画像情報を書
込む場合と、横方向に連続した画像情報全書込む場合と
により、画像メモリに入力されるアドレス選択信号奥行
き方向に連続した画像情報全書込む場合は、画像メモリ
の横方向のビット単位でアドレス選択を行なうアドレス
選択信号を入力して、奥行き方向の画像情報をデータ入
力として書込み、横方向に連続した画像情報を書込む場
合は、横方向の画像パターンのデータ内容により画像メ
モリの横方向のビ１．ト単位を選択し、予め奥行き方向
の画像情報を記録したレジスタのデータをデータ入力と
して書込むようにしたものである。
以下本発明全実施例音用いて詳細に説明する。
第６図は本発明による画像メモリ回路の一実施例を示す
図である。第６図において第５図の従来例と同一部分お
よび同一信号線については、同一符号が記してあり、こ
の符号についての説明は省略する。第６図において、７
・は画像メモリであや、表示画素単位の奥行き方向に１
２ビツト、横方向に８ビートを二次元的に配置した構成
よりガる。１０はＭＰＵからのアドレスの最下位の３ビ
ツト（Ａ＋ −Ａ２−Ａｓ ）をデコードするアドレス
デコーダ、１１はアドレスデコーダ１０からの８本の出
力とデータバス１に接続される８ビツトのデータとを切
換えるマルチプレクサでありメモリ選択信号１６を出力
する。１２は表示画１の奥行き方向の書込み制御情報を
記録するデータレジスタ、１６けデータバス１［接続さ
れる１２ビツトのデータとデータレジスタ１２に記録し
たデータとを切換えるマルチプレクサであり画像メモリ
へのデータ入力信号１７ヲ出力する。１４はマルチプレ
クサ１１および１３の切換え全制御するデータを記録す
るモード設定レジスタ、１５け画像メモリのアドレス選
択信号５を画像メモリの横方向８ビツトを１ビヴト単位
で選択できるように入力制御するチップ選択制御回路で
あり、論理積回路よシ構成される。
図である。第６図において第５図の従来例と同一部分お
よび同一信号線については、同一符号が記してあり、こ
の符号についての説明は省略する。第６図において、７
・は画像メモリであや、表示画素単位の奥行き方向に１
２ビツト、横方向に８ビートを二次元的に配置した構成
よりガる。１０はＭＰＵからのアドレスの最下位の３ビ
ツト（Ａ＋ −Ａ２−Ａｓ ）をデコードするアドレス
デコーダ、１１はアドレスデコーダ１０からの８本の出
力とデータバス１に接続される８ビツトのデータとを切
換えるマルチプレクサでありメモリ選択信号１６を出力
する。１２は表示画１の奥行き方向の書込み制御情報を
記録するデータレジスタ、１６けデータバス１［接続さ
れる１２ビツトのデータとデータレジスタ１２に記録し
たデータとを切換えるマルチプレクサであり画像メモリ
へのデータ入力信号１７ヲ出力する。１４はマルチプレ
クサ１１および１３の切換え全制御するデータを記録す
るモード設定レジスタ、１５け画像メモリのアドレス選
択信号５を画像メモリの横方向８ビツトを１ビヴト単位
で選択できるように入力制御するチップ選択制御回路で
あり、論理積回路よシ構成される。
以上のごとき第６図の画像メモリ回路において第３図に
示したように１画素単位で奥行き方向に画像情報を書込
む場合は、ＭＰＵ １１−ｔまずモード設定レジスタ１
４に奥行き方向の書込み設定を行なう。このモード設定
レジスタ１４の出カバマルチプレクサ１１および１３の
制御信号となって、マルチプレクサ１１オよび１６ヲ■
で示す側に切換える。このためメモリ選択信号１６は、
アドレスデコーダ１０の出力信号となり、チップ選択制
御回路１５によって、画像メモリ７′のアドレス選択は
アドレスデコーダされた奥行き方向の画像メモリ７′の
チップのみとなる。一方データ入力信号１７はＭＰＵか
らのデータバス信号となって画像メモリ７′に供給され
るので、第５図に示した従来例と同様に表示画素１ビ、
ット単位で奥行き方向にデータを書込むことができ、書
込み制御回路８およびレジスタ９により、画像メモリ７
′への重ね書き処理も高速に対応できる。
示したように１画素単位で奥行き方向に画像情報を書込
む場合は、ＭＰＵ １１−ｔまずモード設定レジスタ１
４に奥行き方向の書込み設定を行なう。このモード設定
レジスタ１４の出カバマルチプレクサ１１および１３の
制御信号となって、マルチプレクサ１１オよび１６ヲ■
で示す側に切換える。このためメモリ選択信号１６は、
アドレスデコーダ１０の出力信号となり、チップ選択制
御回路１５によって、画像メモリ７′のアドレス選択は
アドレスデコーダされた奥行き方向の画像メモリ７′の
チップのみとなる。一方データ入力信号１７はＭＰＵか
らのデータバス信号となって画像メモリ７′に供給され
るので、第５図に示した従来例と同様に表示画素１ビ、
ット単位で奥行き方向にデータを書込むことができ、書
込み制御回路８およびレジスタ９により、画像メモリ７
′への重ね書き処理も高速に対応できる。
また表示画面の横方向に連続した画像情報全書込む場合
は、 ＭＰＵはモード設定レジスタ１４に横方向の書込
み設定を行ない、マルチプレクサ１１および１３を■に
示す側に切換える。このため画像メモリ７′に入力され
るメモリ選択信号１６は、ＭＰＵからのデータバス信号
となり、チップ選択制御回路１５によって、画像メモリ
７′のアドレス選択はデータバス上のデータが１”のレ
ベルのビットのみが選択され、加”のレベルのビー、
）は選択されない。一方データ入力信号１７は、画像メ
モリ７′の奥行き方向の書込みビ、ソトヲ指定Ｌｉデー
タレジスタ１２からのデータ信号となって、画像メモリ
７′のデータ入力として供給されるので、予めデータレ
ジスタ１２に記録されたデータがそのまま画像メモリ７
′のアドレス選択された番地に書込まれることに々る。
は、 ＭＰＵはモード設定レジスタ１４に横方向の書込
み設定を行ない、マルチプレクサ１１および１３を■に
示す側に切換える。このため画像メモリ７′に入力され
るメモリ選択信号１６は、ＭＰＵからのデータバス信号
となり、チップ選択制御回路１５によって、画像メモリ
７′のアドレス選択はデータバス上のデータが１”のレ
ベルのビットのみが選択され、加”のレベルのビー、
）は選択されない。一方データ入力信号１７は、画像メ
モリ７′の奥行き方向の書込みビ、ソトヲ指定Ｌｉデー
タレジスタ１２からのデータ信号となって、画像メモリ
７′のデータ入力として供給されるので、予めデータレ
ジスタ１２に記録されたデータがそのまま画像メモリ７
′のアドレス選択された番地に書込まれることに々る。
第７図は表示画面の横方向に連続した画像情報を画像メ
モリに書込んだ場合の例を示したものであり、第６図の
データレジスタ１２には、横方向に連続したパターンの
着色指定情報および指定色の階調情報が表示画素の奥行
き情報として図のように記録され、この図では画像パタ
ーンの着色を゛黄色”、その色の階調ｉ７／１６とした
場合を示している。画像メモリ７′ヲアドレス選択する
ＭＰＵデータバス信号は、画像メモリに書込む表示画面
横方向の画像パターンであるから画像パターンが１”の
レベルについてアドレス選択され、データレジスタ１２
に記録された奥行き情報がそのまま画像メモリ７′に同
時並列で書込まれることになる。また画像パターンが加
”のレベルについてはアドレス選択されないので、デー
タレジスタ１２の奥行き情報は書込まれない。
モリに書込んだ場合の例を示したものであり、第６図の
データレジスタ１２には、横方向に連続したパターンの
着色指定情報および指定色の階調情報が表示画素の奥行
き情報として図のように記録され、この図では画像パタ
ーンの着色を゛黄色”、その色の階調ｉ７／１６とした
場合を示している。画像メモリ７′ヲアドレス選択する
ＭＰＵデータバス信号は、画像メモリに書込む表示画面
横方向の画像パターンであるから画像パターンが１”の
レベルについてアドレス選択され、データレジスタ１２
に記録された奥行き情報がそのまま画像メモリ７′に同
時並列で書込まれることになる。また画像パターンが加
”のレベルについてはアドレス選択されないので、デー
タレジスタ１２の奥行き情報は書込まれない。
このように本実施例によれば、画像情報を表示画素１ビ
、ト単位で奥行き方向に色情報や階調情報全書込んでい
く場合だけでなく、表示画面の横方向に連続した画像パ
ターンを書込む場合にもレジスタに奥行き方向の着色情
報および階調情報を予め記録して、画像パターン全画像
メモリに書込むだけで、連続する画像パターンの奥行き
方向の画像情報も同時並行的に書込むことができ、従来
のように連続する画像パターンを表示画素１ド、ト単位
に分割して、画像メモリのアドレス単位に着色情報等の
画像情報全書込む必要がなくなり、高速処理が実現でき
る。
、ト単位で奥行き方向に色情報や階調情報全書込んでい
く場合だけでなく、表示画面の横方向に連続した画像パ
ターンを書込む場合にもレジスタに奥行き方向の着色情
報および階調情報を予め記録して、画像パターン全画像
メモリに書込むだけで、連続する画像パターンの奥行き
方向の画像情報も同時並行的に書込むことができ、従来
のように連続する画像パターンを表示画素１ド、ト単位
に分割して、画像メモリのアドレス単位に着色情報等の
画像情報全書込む必要がなくなり、高速処理が実現でき
る。
なお本実施例において、第６図に示すデータレジスタ１
２は奥行き方向にデータ全書込む場合の奥行方向の書込
みビットを指定制御する書込み制御レジスタ９と共有す
ることができ、これにより回路規模削減の効果が得られ
る。また本実施例は画像メモリのチップ配列が横方向８
ビット奥行き方向１２ピツトの例であるが、これ以外の
配列であっても本発明の効果は何ら変わシがない。
２は奥行き方向にデータ全書込む場合の奥行方向の書込
みビットを指定制御する書込み制御レジスタ９と共有す
ることができ、これにより回路規模削減の効果が得られ
る。また本実施例は画像メモリのチップ配列が横方向８
ビット奥行き方向１２ピツトの例であるが、これ以外の
配列であっても本発明の効果は何ら変わシがない。
以上のように本発明によれば、表示画素単位に複数の画
像情報を有する画像メモリへのデータ書込みにおいて、
表示画素の果行き方向に画像情報を書込む場合だけでな
く、横方向に画像情報を書込む場合も、画像パターンを
ビット単位に分割して色情報および腎調情報からなる画
像パターンの奥行き方向の画像情報を画像メモリの１番
地単位で書込まなくてもすむため、ソフトウェアによる
書込み処理速度を大幅に向上できるという効果がある。
像情報を有する画像メモリへのデータ書込みにおいて、
表示画素の果行き方向に画像情報を書込む場合だけでな
く、横方向に画像情報を書込む場合も、画像パターンを
ビット単位に分割して色情報および腎調情報からなる画
像パターンの奥行き方向の画像情報を画像メモリの１番
地単位で書込まなくてもすむため、ソフトウェアによる
書込み処理速度を大幅に向上できるという効果がある。
なお本発明の説明では、画像メモリへのデータ書込みが
表示画面の奥行き方向と横方向すなわち第３図に示すＺ
方向とＸ方向についてのみ言及したが、これ以外にＹ方
向との組合せについても本発明は同様に効果を上げるこ
とは言うまでもない。
表示画面の奥行き方向と横方向すなわち第３図に示すＺ
方向とＸ方向についてのみ言及したが、これ以外にＹ方
向との組合せについても本発明は同様に効果を上げるこ
とは言うまでもない。
第１図は画像メモリのビット構成の例を示す図、第２図
は画像メモリ１画素分の画像情報の表示読出し処理の概
念図、第３図は画像メモリへの画像税報の書込み方法を
示す図、第４図は画像メモリのアドレス割付けを示す図
、第５図は従来の画像メモリ回路を示すプロ、７り図、
第６図は本発明による画像メモリ回路の一実施例を示す
ブロック図、第７図は第６図に示す実施例において、画
像メモリに横方向に画像情報全書込んだ場合の例を示す
図である。 １・・・データバス ２・・・アドレス割付３・
・・書込み制御信号 ４・・アドレステコーダ５・・
・画像メモリアドレス選択信号 ６・・・レジスタ選択信号 ７および７′・・・画像メモリ ８・・・書込み制御回路 ９・・書込み制御データレジスタ １０・・・アドレスデコーダ １１および１３・・・マルチプレクサ １２・・・データレジスタ １４・・・書込みモード設定レジスタ １５・・・画像メモリ選択制御回路 １６・・・画像メモリチップ選択信号 １７・・・画像メモリデータ入力信号 第１７ 第２区 第３区 第５図 第７７ 画イ敷メモリ ｒ’ｔｐｕテ″タベス
は画像メモリ１画素分の画像情報の表示読出し処理の概
念図、第３図は画像メモリへの画像税報の書込み方法を
示す図、第４図は画像メモリのアドレス割付けを示す図
、第５図は従来の画像メモリ回路を示すプロ、７り図、
第６図は本発明による画像メモリ回路の一実施例を示す
ブロック図、第７図は第６図に示す実施例において、画
像メモリに横方向に画像情報全書込んだ場合の例を示す
図である。 １・・・データバス ２・・・アドレス割付３・
・・書込み制御信号 ４・・アドレステコーダ５・・
・画像メモリアドレス選択信号 ６・・・レジスタ選択信号 ７および７′・・・画像メモリ ８・・・書込み制御回路 ９・・書込み制御データレジスタ １０・・・アドレスデコーダ １１および１３・・・マルチプレクサ １２・・・データレジスタ １４・・・書込みモード設定レジスタ １５・・・画像メモリ選択制御回路 １６・・・画像メモリチップ選択信号 １７・・・画像メモリデータ入力信号 第１７ 第２区 第３区 第５図 第７７ 画イ敷メモリ ｒ’ｔｐｕテ″タベス
Claims (1)
- 【特許請求の範囲】 １、 中央演算処理装置と該中央演算処理装置のアドレ
ス信号線およびデータ信号線に接続されるル個のデータ
ビ、・トのメモリをｍ系列布したメモリ回路において、
上記中央演算処理装置のアドレス信号により、ｍ系列の
うちの特定系列のメモリを選択すべ（メモリ選択信号を
発生するメモリ選択信号発生手段と該メモリ選択信号発
生手段からのメモリ選択信号と上記中央演算処理装置か
らのデータ信号とを切換えて上記メモリの選択信号入力
に供給するメモリ選択切換手段と１、ｋ記メモリに書込
むルビットのデータ金保持するデータ保持手段と該デー
タ保持手段からのテーク信号と上記中央演算処理装置か
らのデータ信号とを切換えて上記メモリのデータ入力に
供給するデータ入力切換手段と、上記メモリに１系列単
位でデータを書込むモードおよびｍ系列同時にデータを
書込むモードをそれぞれ設定し、１系列単位のデータ書
込みが設定された場合は、メモリ選択信号発生手段から
のメモリ選択信号と中央演算処理装置からのテーク信号
をそれぞれメモリのメモリ選択入力およびデータ人力に
供給し、ｍ系列同時書込みが設定された場合は中央演算
処理装置からのテーク信号と上記データ保持手段からの
テーク信号をそれぞれメモリのメモリ選択入力およびデ
ータ人力に供給するように上記メモリ選択切換手段およ
びデータ入力切換手段を切換え制御する書込みモード制
御手段を設けたこと全特徴とする画像メモリ回路。 ２、 上記書込みモード制御手段はメモリのデータビッ
ト単位で書込みを指定する書込み指定データを保持する
データ保持手段と、該データ保持手段からのテーク信号
によって中央演算処理装置からの書込み信号をメモリの
ビット単位に供給する書込み信号制御手段とからなるこ
とを特許請求範囲第１項記載の画像メモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6558783A JPS59192285A (ja) | 1983-04-15 | 1983-04-15 | 画像メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6558783A JPS59192285A (ja) | 1983-04-15 | 1983-04-15 | 画像メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59192285A true JPS59192285A (ja) | 1984-10-31 |
Family
ID=13291285
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6558783A Pending JPS59192285A (ja) | 1983-04-15 | 1983-04-15 | 画像メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59192285A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6076790A (ja) * | 1983-10-03 | 1985-05-01 | 日本電信電話株式会社 | メモリ装置 |
| JPS63167393A (ja) * | 1986-12-29 | 1988-07-11 | 横河電機株式会社 | Ｃｒｔ表示装置 |
| JPS6465596A (en) * | 1987-08-05 | 1989-03-10 | Texas Instruments Inc | Memory |
| JPH01116590A (ja) * | 1987-10-30 | 1989-05-09 | Hitachi Ltd | 表示用メモリ制御装置 |
| JPH032896A (ja) * | 1989-05-31 | 1991-01-09 | Fujitsu Ltd | Ｖ―ｒａｍ表示装置 |
| US5590083A (en) * | 1987-05-21 | 1996-12-31 | Texas Instruments Incorporated | Process of writing data from a data processor to a memory device register that is separate from the array |
-
1983
- 1983-04-15 JP JP6558783A patent/JPS59192285A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
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