JPS6066825A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32133—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer by chemical means only
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
〔発明の技術分子]:〕
本発明は半、に体装匹の製゛造方伝に関し、特に半jj
J体基板上に直接もしくは誘電体層を介して設けられた
不純物を高波度に含む半44体層r選択的に除去する半
j!1体装置ttの蛛゛二造方法に係わる。 〔発明の技術的背景〕 周知の如く、半導体装ii?の製造に際し、Si基板な
どの半智体基板上に直接もしくは誘″屯体1;・′1を
介して設けられた不純物をj’t;J濃度に含む半ピ!
I体ハ゛)t、他の半イ;I体層との濃1.8:左を利
J[1シてエツチング液で選択的に除去する技術が知ら
れている。かかる技術は、例えは特公昭49−3679
2号公報等にエリ数多く ’+4ji告されている。 〔凸′昆づ父II1.Jの)昌]j勇、φ、〕し〃・し
/
J体基板上に直接もしくは誘電体層を介して設けられた
不純物を高波度に含む半44体層r選択的に除去する半
j!1体装置ttの蛛゛二造方法に係わる。 〔発明の技術的背景〕 周知の如く、半導体装ii?の製造に際し、Si基板な
どの半智体基板上に直接もしくは誘″屯体1;・′1を
介して設けられた不純物をj’t;J濃度に含む半ピ!
I体ハ゛)t、他の半イ;I体層との濃1.8:左を利
J[1シてエツチング液で選択的に除去する技術が知ら
れている。かかる技術は、例えは特公昭49−3679
2号公報等にエリ数多く ’+4ji告されている。 〔凸′昆づ父II1.Jの)昌]j勇、φ、〕し〃・し
/
【がら、従来技術によれば、−6子が人危冒し’j−
j!、r′、1.:4111化し7こJ私金、エツチン
グの均一1生が1氏ドするとともに、サイドエツチング
量が多いという欠点t・1−1゛する。特に、エツチン
グ液の温度が次第に上昇するため、エツチング液砧によ
ってエツチング速度が大変Fなり、ローディング効果が
大きい。このことは、エツチングむらを招く。また、エ
ツチング液(プ1万1イトろ:イ〕−,・−るため、エ
ツチングtIらを考慮してかなりオーバーエツチングし
なげれば、エツチング残清か残る。 〔発明の目的〕 本発明は上記中漬に兆ガみてなされたもので。 ローディング効果を小さくしてエツチングむらを抑制す
るとともに、微細なパターンを形成し役る半導体装置の
製造方法?lc提供すること光1]的とするものである
。 〔発明の概要〕 本発明は、半シ)体裁板上に1r弓妾あるいは読市、体
層を介して設けられプc不純物を高dJl:Uに含む半
導体層を、該半導体層の少なくとも一部だけをエツチン
グする選択エツチング液を超音波振動させながら用いて
エツチング除去する工程全具備し、前記刺択Tツチング
液はす13化水素()−1F ン −一硝自Q (HN
Q 3 ) −酢〆俊 (CH,C0(JH) 系の−
に、ソチングl夜を水でうすめたものであり、とfq−
にI:リエッチング制御性が同上することを図つ/こ【
−1のである。 〔ジLHす1のう5施例〕 す、下、不発明をI2L、N−chMすSハソトランジ
スタの製造に適用し1こ例について第1図(a)〜(q
J及び乃至第7図(す〜(e)を参J:lJして説明す
る。 実施)を111 〔1〕土す、例えばP−型のSi基板1表ijj+にア
ンチモノを選択拡散してN 型埋込み層2をノ[ゑ成し
、更に深さ約15μmの1〜4りのエピタキシー・ル1
.i3’7:形成した後、 I”)r定頭域にフィール
ドp、lン化膜4全形成した。つづいて、基板lの素子
11″1城に、漬1(を化処理を施して厚さ500ft
−の酸化L”・J ’J:形1j! サセ7コ*’i、
IりIIえばボoン’tイ>ryQ:入し、アニーリン
グしてP−型ベーヌj曽6忙形成した(−1′、1図(
a1図ボ〕、、仄いで、エミッタ拡;人層形1又予定f
Xliに対l、1.;する1山記酸化j摸5を途択11
月で1孝フ、しプこ後、全面に不純物を旨m1度に含む
半導体層となる厚さ2500Aのアンドープ多結晶シリ
コン層2を形成した。しかる後、このシリコン層2に砒
素金・イ1−ン注入し、全面にアンドープCVD膜a
1 、tliイ・L7てから、アニーリングしてシリコ
ン層2中(tこて砒糸イオンを均一に分布するよう拡散
させた(第1図(b)1ス示)。 更に%図示しないレジヌトパターン蛍マスクとして前記
アンドープCV D 膜8 f 」53.沢的に除去し
て誘電体膜パターンとしてのCV l) 膜パターン8
′ヲ形成した後、レジストパターンを剥h「し1ヒ(第
1図(C)1示)、l 〔11〕仄に、CVDjlζバ5・−ン8′業マスクと
して前記アンドープ多結晶シリコン!l”+ 7 ’z
、 FIF: HN 03 : CH3(:Q(、J
tl(HAc) : El、 0= 1:20:20:
50のJ窯1尺7ニツチング液により共振周波数45
K 117ご・(召片波振1iiJさぜながら選択的に
除去し、アンドーグ多Iil!i品シリコン層パターン
2′を形成した()81図(d)凶ボ)。l」6゜この
際、Si基板l及び酸化膜5はほとんどエツチングされ
なかった。また、FJlja己パターン/は、エミッタ
拡散Δ、中、ゲート電極、フィールド酸イヒ月・1−」
この自己糸足として用いられる。つづいて。 νて、出しプζベース眉6を熱6タ化して酸化膜9f:
形hs”、 した後 CV D膜パターン8′をマスク
としてR’J 邑エピタキシャル層3及びベース層6に
1夕1えはボロンを目己祭合[]’lにイオン注入し、
アニーリングしてP 型のベース層10>形成したC第
11ス(c)図示)。更に、前記CV D jt、Iパ
ターン8′及び酸化膜9を除去した後、熱酸化して全面
に再1隻アンドープCV D IQ I Iを推A青し
、バラi/ ヘ−i/ Eン:j’Aトシテai、N4
!t>”’、 (2f堆積し1こ。なお、前記アンドー
プ多結晶シリ32層パターン2′下(、・、 ij夕化
1.′”j5はゲート維嫌膜13となった。しかる後、
1000℃でエミッタ拡散をljない、7曵いN 型σ
フコ−ミッタ11ン、f:& i司t4v:形成し〕(
−0ひきつづき、1iiJ記ベ一ヌ層10(1)一部に
文−J L;するS i3 N4 町:、 l 2−7
:y ドーグU V Dl:”’′、Z1ka択的にエ
ツチング除去してコンタクトボールZ5.15を形成し
た後−At配線1に、Z6f形成してI ” L (i
ntegratedInjection Logic)
”7形成した(41図(g31¥I ziす。 しかして1本発明によれば、第1図(C)に示す工程で
CVD膜パターン(誘電体膜パターシン8′ヲマスクと
して砒素イオンを高(、僧度に含んたアンドープ多結晶
シリコン層7を、n r :HNO,:CH,cooH
:■−+、0=1:2o:2o:5゜の選択エツチング
液により例えば共振周波いr45KH2で超音波振L−
θさぜながら」を択的UL’ ]’x’H:去するため
、第10C山に示す如く不純物が低7h”:度のベース
層6やエビタギシャル層3を佼さすに前記多結晶シリコ
ン層2のみを選択的にエツチング除去して自己整合的に
アンドープ多結晶シリコンパターン2′を形成できる。 従って、従来と比べ、サイドエッチ務が少なくエツチン
グむらが少ないとともに1寸法バラツキを抑えることが
できる。小実、第2図に示す如く、エツチングマスクと
してS I a N’、 Iff′L;l l f用い
てδi基板22上の厚さ2500λのrq″−型の多結
晶シリコン層(不純物濃〜5 X 10 ” ’ 、/
c171)23をエツチングした場合、各オーバエッヅ
ーング貢に対する多結晶シリコン75 、? 3のサイ
ドエツチング用、は第3図に示す)IIIりであった。 なお、エツチングに踪しては実施例゛Iの場合と同条件
にした。Cr、’ 3図により、斗イドエツチングでは
。 100係オーバーエツヅーングでΔXI=2000ハ、
200%オーバーエツチングで△XX−3200にと(
・1hめて少ない。しかも、力・板22は多結晶シリコ
ンI?123と比較して1/100以下のエツチング速
度であり、基板22上の図示しない酸化11ε(は1/
20 以下のエツチング速度しかないことが判明し1こ
、な′オ、多結晶シリコン/i”iの不純物γ・1:;
ど2は〜5 X 10 ” ’ /cWIとしたか。 通常のif F −i:1fN 03−rIAc系のエ
ツチング液とiil、l 4;、に不エッチングノテ法
は、0度が高くなればエツチング液ル゛、、は速くなり
、逆il′c(1食匣が1.!< < 7.i:れ1:
iエツチング速度&i 遅(y、Lす、10 ” ’
、/crl以下i’C7(、るとほとんどエツチングさ
t+77:い、また。 ナヤージごとの寸法バラツキを、、i、if仮し1こ結
果。 εff41r;lに示す分布回が得られ/ζ、’LJ6
、ここでは1チヤ一ジ20枚■ウェハ(半募体基板〕で
4回エツチングを実施しており、N法測定1・11番目
のウニ八(フロントの位U6 ) 、中央のウェハ、バ
ック位置の傷ウェハの3枚の寸法を測定したD第4図よ
り1本エツチング技術が、バラツキの少ない制御性のよ
いものであることが+111i認できるλ また、既述した如くアンドープ多結晶シリコンパターン
2′を自己整合的に形成できることにより、第1図(e
)に示ず如くベースI?′11oを制ゲ■1性よく形成
できる。更に、液によるエツチング法であるため、例え
ば反応性イオンエツチング等のドライエツチングを用I
/)/c方法と異なり。 基板への損傷や電金属等の汚染を回避できる。 なお、上記実施例では、 H1” = HNO,: C
1−1゜C0OH: IJ20=1 : 20 : 2
0 : 50ノ」1”、択エツチング液を用いた場合に
ついて述べ/こが、これらlcヨfy素を加えた液と通
’7ir (o HF’ −T−I N O。 −HAc系エツチング液により、不純物を高が二度に含
む多結晶シリコン層をエツチングし/こJ!7“1合の
半潟体装16の平面−を比1制したところ、原51力、
!6よひ3FC61グに示すl廿J徴鏡写真が得られた
。 ここで、2π5図はイ疋来のコニツチングI!佼による
顕(;I′!、栄句、麹]であり、しτ61角(・プ本
発明に用いられるJ゛ゝIRエツチング液LL−3つ素
を加えた液によるそれて必る。これらの顕11次タ睡、
貞Vこよ才りば、従来のr7:’i合((’:+ 5L
力に示−1l−如く多結晶シリコン層のエツチングの残
rf物24が−i1(段差量分やパターン変換差ゞに残
存していることがMu3でさ、かつ本ヅij I]に係
る選択エツチング液の場合第6図に示ず々[1<上記残
面物24を完全に除去でき、しかもオーバーエツチング
をする必要もなくパターン変換差も少ないことが判明し
プこ。なお、ヨウ素10エツチング液1tに対してO−
2g 添加しているが、i翁刀D 、j−j−はか1に
りの範1川にわ7こってイ)゛・〉ツノ・j生af保1
−)することが判す1している。以」二より。 /トリ゛と明がわJ−末技?i;Jと比ベイ身れている
ごとが確認できる。 ′2;2施例2 〔1〕コーす、゛ルf法により、P−型のミ・l乱掘l
の圧定のジーン而にフィールド酸化ji−1311該酸
化膜31下にP型のチャイルB1止6C+ i哉32を
形成した。つづいて、このチャイル1ull 止餉域3
2で囲まれ/こ基板Iの島餉域」−にに′3くがっ?1
□jr’f’な酸化膜33を形成した後、しきい値覗圧
(V’TIυの判御のlこめにボロンをイオン注入し、
イオン注入層34を形成した6欠いで、全曲に厚さ、3
500λの不純71句を高iDt庇に含む多結晶シリコ
ン層リコン 膜36をj矩柾した(家、7IスC田1・に1示〕。更
に、1狗d己アノドープCVDχ936をバターニング
してHQ 体にパターンとしてのアンドープ°CV I
)脱パターン36′を形成した、しかる後、このCVl
)膜パターン36′をマスクとして1)4記多結晶シリ
コンj口35を実施例1と同条件で選択的にコーツチン
グ除去し、多結晶シリコンパターン(ゲート電極)35
′を形成した。ひきつづき、蕗出し1こ酸化膜31を弗
化アンモニウム液(HF+HN、 F混合液)で選択的
に除去し、ゲート絶祿膜32を形J双L 7e (’r
jZ 7 b’i (b) [yi 示)。 〔11J次に、CVD膜パターン36′をコニツブーン
ク1:?−去した後ゲート′ii・1極35′をマスク
として総出する基板1表面に()lIえば砒シ′:にイ
オン注入しノζ。つづいて、Ω出した基板lを熱酸化し
、更に全曲に町1−”−アンドープCVD1i気38を
堆積し。 J’Ocl、ゲッタリング処理を施しtc後にホウ累−
リンケイト所カラス(8? S G ) II11.
、? 9を堆不貞し/こ。θ(いで、 h;+:切れ防
止の品にBk’ξ)Gll與39をメルトさせ平担化さ
せるとともに、基板lにイメン/I:、入した砒素イオ
ンを活性化して1N 型のソース、ドレインiiJ’j
城40,41を形成した( 3’:’:、 71凶(c
1図示)、、更に、−ソース、ドレインIJ1」・χ4
θ、dlの一部に対応するBPδG Iiら工39゜ア
ンドープCV D Jp’j 38 f 族択的v71
除去シテコンタクトホールt2.a2ケ形成し/(後、
AAl”′L!’1!”−7+ 4 、イを形1戊して
N −c i+ I’d(J Sq ト’jン7ンスク
塗〕[り、■4した(d↓7 k’;+ (dCl囚う
(<)、し〃・して、」−化”;r4 J市1り1 &
こまれは冥雁1夕g Zと同i、’k ;ii: Jl
:! 山から、寸法バラツキの少ない制御す11件のよ
いゲート′’j にj1.35定形成できるとともに、
ソース、トレイン1lij域40.41を一己1;ご合
(」」に形成できる。 なお、上記実施例では高ヒj2□;−4−に含む多結晶
シリコン層をエツチングする場合につQlて述ベブこが
、これに限らず、例えば【〉i基板表面に形成された不
純物を高(Q度に含む拡散17zjをエツチングする場
合等Vこも同様に:瓜用できる。 上記実施例では超音波の共振周波数−4* 45 KK
H,z としたが、こ、lLにj(p、らず、 45
K、 Hy、 Jシ、上であればよい。fr実5発例者
等は28K !47゜の場合についても調査をしたが、
45 K14 y、(Fl化べてサイドエッチング−
:jζが倍J21、上あり、逆に45 K1−3 zP
J、上の」1G振周波数i<=おいてi、;jサイドエ
ツチング凰が少7X、l/)ことか判明しブこ。 上6己災施例で1才、コニツチング11七ユの糸1+刀
CをII J”:I(No、: l−lAc : II
20”1 : 20 : 20 :50どし)7C場合
について】小ベブ、−が−これに;d2↓E〕ない。即
ち、 I−I P : I−H)(+、: II A
cがc 1. : 1.。 :10)−cl:4o:ao)、(1:]、0:40)
−(1:40:10Jで囲まれる範囲であり、かつこれ
ら混合液を水で1512.から5 (i:l。 の範囲で巧゛1)釈したものならば全てよい。詳述すれ
ば、 HNQs あるいはI−I A cのi“ン圭度
を高めると。 エツチングのバラツキ及び(不純物を低濃度に含む半導
体Ji、・jと比較した)選択1ケが低下し、逆にHN
(J、ある。)はT−I A cのt丑tを四くすると
不純物を高(仁、、Ii度に含む半導jl二Ij々もZ
よとんどエツチングしなくなる。また、水による希釈の
程度を下げると、エツチングのバラッキ力稍3大して寸
法制御が困ガ1.どなる、 良洗、上1;1)旨施則で&’A’、 、 I 2 L
、 N−c bMcl S並1ランジスタに;l’5
1用しブ(場合VCついて述べたか、と2冒も1巽しス
、バイポーラトランジスタ、′甲、界′/JJ果トラ;
・t)スタ=%: vこも広くj産月できる。 〔発1yJのλ)J果」 以」二計i二u (/た卯く不発り]によコ′1.ば、
;I(純11邸を1’jr i艮I覧にごなむ半ユ、“
体11々葡、コーツヅ′ング゛j11−ら企生じたり、
イ田の半導体層を侵5ことゲく自己!上台的に撤;pt
:Iにバターニングできる半′l’1−1K ”e%
1ifiの型式じj、去をj]昌刈できるbの1でに、
る。
j!、r′、1.:4111化し7こJ私金、エツチン
グの均一1生が1氏ドするとともに、サイドエツチング
量が多いという欠点t・1−1゛する。特に、エツチン
グ液の温度が次第に上昇するため、エツチング液砧によ
ってエツチング速度が大変Fなり、ローディング効果が
大きい。このことは、エツチングむらを招く。また、エ
ツチング液(プ1万1イトろ:イ〕−,・−るため、エ
ツチングtIらを考慮してかなりオーバーエツチングし
なげれば、エツチング残清か残る。 〔発明の目的〕 本発明は上記中漬に兆ガみてなされたもので。 ローディング効果を小さくしてエツチングむらを抑制す
るとともに、微細なパターンを形成し役る半導体装置の
製造方法?lc提供すること光1]的とするものである
。 〔発明の概要〕 本発明は、半シ)体裁板上に1r弓妾あるいは読市、体
層を介して設けられプc不純物を高dJl:Uに含む半
導体層を、該半導体層の少なくとも一部だけをエツチン
グする選択エツチング液を超音波振動させながら用いて
エツチング除去する工程全具備し、前記刺択Tツチング
液はす13化水素()−1F ン −一硝自Q (HN
Q 3 ) −酢〆俊 (CH,C0(JH) 系の−
に、ソチングl夜を水でうすめたものであり、とfq−
にI:リエッチング制御性が同上することを図つ/こ【
−1のである。 〔ジLHす1のう5施例〕 す、下、不発明をI2L、N−chMすSハソトランジ
スタの製造に適用し1こ例について第1図(a)〜(q
J及び乃至第7図(す〜(e)を参J:lJして説明す
る。 実施)を111 〔1〕土す、例えばP−型のSi基板1表ijj+にア
ンチモノを選択拡散してN 型埋込み層2をノ[ゑ成し
、更に深さ約15μmの1〜4りのエピタキシー・ル1
.i3’7:形成した後、 I”)r定頭域にフィール
ドp、lン化膜4全形成した。つづいて、基板lの素子
11″1城に、漬1(を化処理を施して厚さ500ft
−の酸化L”・J ’J:形1j! サセ7コ*’i、
IりIIえばボoン’tイ>ryQ:入し、アニーリン
グしてP−型ベーヌj曽6忙形成した(−1′、1図(
a1図ボ〕、、仄いで、エミッタ拡;人層形1又予定f
Xliに対l、1.;する1山記酸化j摸5を途択11
月で1孝フ、しプこ後、全面に不純物を旨m1度に含む
半導体層となる厚さ2500Aのアンドープ多結晶シリ
コン層2を形成した。しかる後、このシリコン層2に砒
素金・イ1−ン注入し、全面にアンドープCVD膜a
1 、tliイ・L7てから、アニーリングしてシリコ
ン層2中(tこて砒糸イオンを均一に分布するよう拡散
させた(第1図(b)1ス示)。 更に%図示しないレジヌトパターン蛍マスクとして前記
アンドープCV D 膜8 f 」53.沢的に除去し
て誘電体膜パターンとしてのCV l) 膜パターン8
′ヲ形成した後、レジストパターンを剥h「し1ヒ(第
1図(C)1示)、l 〔11〕仄に、CVDjlζバ5・−ン8′業マスクと
して前記アンドープ多結晶シリコン!l”+ 7 ’z
、 FIF: HN 03 : CH3(:Q(、J
tl(HAc) : El、 0= 1:20:20:
50のJ窯1尺7ニツチング液により共振周波数45
K 117ご・(召片波振1iiJさぜながら選択的に
除去し、アンドーグ多Iil!i品シリコン層パターン
2′を形成した()81図(d)凶ボ)。l」6゜この
際、Si基板l及び酸化膜5はほとんどエツチングされ
なかった。また、FJlja己パターン/は、エミッタ
拡散Δ、中、ゲート電極、フィールド酸イヒ月・1−」
この自己糸足として用いられる。つづいて。 νて、出しプζベース眉6を熱6タ化して酸化膜9f:
形hs”、 した後 CV D膜パターン8′をマスク
としてR’J 邑エピタキシャル層3及びベース層6に
1夕1えはボロンを目己祭合[]’lにイオン注入し、
アニーリングしてP 型のベース層10>形成したC第
11ス(c)図示)。更に、前記CV D jt、Iパ
ターン8′及び酸化膜9を除去した後、熱酸化して全面
に再1隻アンドープCV D IQ I Iを推A青し
、バラi/ ヘ−i/ Eン:j’Aトシテai、N4
!t>”’、 (2f堆積し1こ。なお、前記アンドー
プ多結晶シリ32層パターン2′下(、・、 ij夕化
1.′”j5はゲート維嫌膜13となった。しかる後、
1000℃でエミッタ拡散をljない、7曵いN 型σ
フコ−ミッタ11ン、f:& i司t4v:形成し〕(
−0ひきつづき、1iiJ記ベ一ヌ層10(1)一部に
文−J L;するS i3 N4 町:、 l 2−7
:y ドーグU V Dl:”’′、Z1ka択的にエ
ツチング除去してコンタクトボールZ5.15を形成し
た後−At配線1に、Z6f形成してI ” L (i
ntegratedInjection Logic)
”7形成した(41図(g31¥I ziす。 しかして1本発明によれば、第1図(C)に示す工程で
CVD膜パターン(誘電体膜パターシン8′ヲマスクと
して砒素イオンを高(、僧度に含んたアンドープ多結晶
シリコン層7を、n r :HNO,:CH,cooH
:■−+、0=1:2o:2o:5゜の選択エツチング
液により例えば共振周波いr45KH2で超音波振L−
θさぜながら」を択的UL’ ]’x’H:去するため
、第10C山に示す如く不純物が低7h”:度のベース
層6やエビタギシャル層3を佼さすに前記多結晶シリコ
ン層2のみを選択的にエツチング除去して自己整合的に
アンドープ多結晶シリコンパターン2′を形成できる。 従って、従来と比べ、サイドエッチ務が少なくエツチン
グむらが少ないとともに1寸法バラツキを抑えることが
できる。小実、第2図に示す如く、エツチングマスクと
してS I a N’、 Iff′L;l l f用い
てδi基板22上の厚さ2500λのrq″−型の多結
晶シリコン層(不純物濃〜5 X 10 ” ’ 、/
c171)23をエツチングした場合、各オーバエッヅ
ーング貢に対する多結晶シリコン75 、? 3のサイ
ドエツチング用、は第3図に示す)IIIりであった。 なお、エツチングに踪しては実施例゛Iの場合と同条件
にした。Cr、’ 3図により、斗イドエツチングでは
。 100係オーバーエツヅーングでΔXI=2000ハ、
200%オーバーエツチングで△XX−3200にと(
・1hめて少ない。しかも、力・板22は多結晶シリコ
ンI?123と比較して1/100以下のエツチング速
度であり、基板22上の図示しない酸化11ε(は1/
20 以下のエツチング速度しかないことが判明し1こ
、な′オ、多結晶シリコン/i”iの不純物γ・1:;
ど2は〜5 X 10 ” ’ /cWIとしたか。 通常のif F −i:1fN 03−rIAc系のエ
ツチング液とiil、l 4;、に不エッチングノテ法
は、0度が高くなればエツチング液ル゛、、は速くなり
、逆il′c(1食匣が1.!< < 7.i:れ1:
iエツチング速度&i 遅(y、Lす、10 ” ’
、/crl以下i’C7(、るとほとんどエツチングさ
t+77:い、また。 ナヤージごとの寸法バラツキを、、i、if仮し1こ結
果。 εff41r;lに示す分布回が得られ/ζ、’LJ6
、ここでは1チヤ一ジ20枚■ウェハ(半募体基板〕で
4回エツチングを実施しており、N法測定1・11番目
のウニ八(フロントの位U6 ) 、中央のウェハ、バ
ック位置の傷ウェハの3枚の寸法を測定したD第4図よ
り1本エツチング技術が、バラツキの少ない制御性のよ
いものであることが+111i認できるλ また、既述した如くアンドープ多結晶シリコンパターン
2′を自己整合的に形成できることにより、第1図(e
)に示ず如くベースI?′11oを制ゲ■1性よく形成
できる。更に、液によるエツチング法であるため、例え
ば反応性イオンエツチング等のドライエツチングを用I
/)/c方法と異なり。 基板への損傷や電金属等の汚染を回避できる。 なお、上記実施例では、 H1” = HNO,: C
1−1゜C0OH: IJ20=1 : 20 : 2
0 : 50ノ」1”、択エツチング液を用いた場合に
ついて述べ/こが、これらlcヨfy素を加えた液と通
’7ir (o HF’ −T−I N O。 −HAc系エツチング液により、不純物を高が二度に含
む多結晶シリコン層をエツチングし/こJ!7“1合の
半潟体装16の平面−を比1制したところ、原51力、
!6よひ3FC61グに示すl廿J徴鏡写真が得られた
。 ここで、2π5図はイ疋来のコニツチングI!佼による
顕(;I′!、栄句、麹]であり、しτ61角(・プ本
発明に用いられるJ゛ゝIRエツチング液LL−3つ素
を加えた液によるそれて必る。これらの顕11次タ睡、
貞Vこよ才りば、従来のr7:’i合((’:+ 5L
力に示−1l−如く多結晶シリコン層のエツチングの残
rf物24が−i1(段差量分やパターン変換差ゞに残
存していることがMu3でさ、かつ本ヅij I]に係
る選択エツチング液の場合第6図に示ず々[1<上記残
面物24を完全に除去でき、しかもオーバーエツチング
をする必要もなくパターン変換差も少ないことが判明し
プこ。なお、ヨウ素10エツチング液1tに対してO−
2g 添加しているが、i翁刀D 、j−j−はか1に
りの範1川にわ7こってイ)゛・〉ツノ・j生af保1
−)することが判す1している。以」二より。 /トリ゛と明がわJ−末技?i;Jと比ベイ身れている
ごとが確認できる。 ′2;2施例2 〔1〕コーす、゛ルf法により、P−型のミ・l乱掘l
の圧定のジーン而にフィールド酸化ji−1311該酸
化膜31下にP型のチャイルB1止6C+ i哉32を
形成した。つづいて、このチャイル1ull 止餉域3
2で囲まれ/こ基板Iの島餉域」−にに′3くがっ?1
□jr’f’な酸化膜33を形成した後、しきい値覗圧
(V’TIυの判御のlこめにボロンをイオン注入し、
イオン注入層34を形成した6欠いで、全曲に厚さ、3
500λの不純71句を高iDt庇に含む多結晶シリコ
ン層リコン 膜36をj矩柾した(家、7IスC田1・に1示〕。更
に、1狗d己アノドープCVDχ936をバターニング
してHQ 体にパターンとしてのアンドープ°CV I
)脱パターン36′を形成した、しかる後、このCVl
)膜パターン36′をマスクとして1)4記多結晶シリ
コンj口35を実施例1と同条件で選択的にコーツチン
グ除去し、多結晶シリコンパターン(ゲート電極)35
′を形成した。ひきつづき、蕗出し1こ酸化膜31を弗
化アンモニウム液(HF+HN、 F混合液)で選択的
に除去し、ゲート絶祿膜32を形J双L 7e (’r
jZ 7 b’i (b) [yi 示)。 〔11J次に、CVD膜パターン36′をコニツブーン
ク1:?−去した後ゲート′ii・1極35′をマスク
として総出する基板1表面に()lIえば砒シ′:にイ
オン注入しノζ。つづいて、Ω出した基板lを熱酸化し
、更に全曲に町1−”−アンドープCVD1i気38を
堆積し。 J’Ocl、ゲッタリング処理を施しtc後にホウ累−
リンケイト所カラス(8? S G ) II11.
、? 9を堆不貞し/こ。θ(いで、 h;+:切れ防
止の品にBk’ξ)Gll與39をメルトさせ平担化さ
せるとともに、基板lにイメン/I:、入した砒素イオ
ンを活性化して1N 型のソース、ドレインiiJ’j
城40,41を形成した( 3’:’:、 71凶(c
1図示)、、更に、−ソース、ドレインIJ1」・χ4
θ、dlの一部に対応するBPδG Iiら工39゜ア
ンドープCV D Jp’j 38 f 族択的v71
除去シテコンタクトホールt2.a2ケ形成し/(後、
AAl”′L!’1!”−7+ 4 、イを形1戊して
N −c i+ I’d(J Sq ト’jン7ンスク
塗〕[り、■4した(d↓7 k’;+ (dCl囚う
(<)、し〃・して、」−化”;r4 J市1り1 &
こまれは冥雁1夕g Zと同i、’k ;ii: Jl
:! 山から、寸法バラツキの少ない制御す11件のよ
いゲート′’j にj1.35定形成できるとともに、
ソース、トレイン1lij域40.41を一己1;ご合
(」」に形成できる。 なお、上記実施例では高ヒj2□;−4−に含む多結晶
シリコン層をエツチングする場合につQlて述ベブこが
、これに限らず、例えば【〉i基板表面に形成された不
純物を高(Q度に含む拡散17zjをエツチングする場
合等Vこも同様に:瓜用できる。 上記実施例では超音波の共振周波数−4* 45 KK
H,z としたが、こ、lLにj(p、らず、 45
K、 Hy、 Jシ、上であればよい。fr実5発例者
等は28K !47゜の場合についても調査をしたが、
45 K14 y、(Fl化べてサイドエッチング−
:jζが倍J21、上あり、逆に45 K1−3 zP
J、上の」1G振周波数i<=おいてi、;jサイドエ
ツチング凰が少7X、l/)ことか判明しブこ。 上6己災施例で1才、コニツチング11七ユの糸1+刀
CをII J”:I(No、: l−lAc : II
20”1 : 20 : 20 :50どし)7C場合
について】小ベブ、−が−これに;d2↓E〕ない。即
ち、 I−I P : I−H)(+、: II A
cがc 1. : 1.。 :10)−cl:4o:ao)、(1:]、0:40)
−(1:40:10Jで囲まれる範囲であり、かつこれ
ら混合液を水で1512.から5 (i:l。 の範囲で巧゛1)釈したものならば全てよい。詳述すれ
ば、 HNQs あるいはI−I A cのi“ン圭度
を高めると。 エツチングのバラツキ及び(不純物を低濃度に含む半導
体Ji、・jと比較した)選択1ケが低下し、逆にHN
(J、ある。)はT−I A cのt丑tを四くすると
不純物を高(仁、、Ii度に含む半導jl二Ij々もZ
よとんどエツチングしなくなる。また、水による希釈の
程度を下げると、エツチングのバラッキ力稍3大して寸
法制御が困ガ1.どなる、 良洗、上1;1)旨施則で&’A’、 、 I 2 L
、 N−c bMcl S並1ランジスタに;l’5
1用しブ(場合VCついて述べたか、と2冒も1巽しス
、バイポーラトランジスタ、′甲、界′/JJ果トラ;
・t)スタ=%: vこも広くj産月できる。 〔発1yJのλ)J果」 以」二計i二u (/た卯く不発り]によコ′1.ば、
;I(純11邸を1’jr i艮I覧にごなむ半ユ、“
体11々葡、コーツヅ′ング゛j11−ら企生じたり、
イ田の半導体層を侵5ことゲく自己!上台的に撤;pt
:Iにバターニングできる半′l’1−1K ”e%
1ifiの型式じj、去をj]昌刈できるbの1でに、
る。
第11(n〜(g)は本発明の一実施例に係る工2Lの
製造方法を工程順に示すI折’u′iJ図sMc2図は
本発明による多結晶シリコン層のサイドエツチング量を
説明するための半導体装置の断面(2)。 第3図は第2図図示の手心体装置に係る多結晶シリコン
層のサイドエツチング量を・示す粘°性図。 第4図は本発明によるジ結(IJ、シリコンj)りの寸
法バラツキを説明する分布あ、躯5図は従来のエツチン
グ液による半導体装置の!・項微6ε写貝、 ;Yr;
6図は本発明に係る選択エツチング液による半導体装置
の顕微(凍写真、第7図(a)〜(d、)は本発明の他
の実施例に係るN −c hIVtO8型トランジスタ
の口造方法を工程順に示す断面上1である、(h 22
+h j基板、2・・・N 型埋込みjl5゜3・・
・N型のエビタギシャルムj、4・・・フィールド酸化
膜、6・・・ベーヌノ弱、2・・・アンドープ多結晶電
体膜パターン)、12.21・・・F) 13 N 4
膜15.42・・・コンタクトホール ZG、43・・
・htH訛〈フ、23.35・・・多結晶シリコン層。 24・・・残渣物、31・・・フィールド酸化膜。 32・・・チャイル明止韻域、34・・・イオン注入ハ
?・ 、 3 9 ・・・ B I) S G 舅すl
1 グ O・・・ 〜 V Qノ ソ 〜ス9「′1
域、41・・・fN+型のドレインi百域e出1頓人代
叩人 弁理土鈴 江 武 彦第1図 第1図 第2図 第3図 ] (’10 第4図 1旧1 21iN且 3后目 4砺g 旧歇 第 5 図−図面の浄書(内容に変更なし)14 第6図 ゲ 11、イ1、へβ、j 1yi 8 L!11゛許庁艮
′L 尤 杉 利 大 殿1、事件の表示 勅’ 1GIu昭58−175367号2、発明の名彷
・ 半四1体装置の製造方法 ;3 補j)ピをする渚 。 ・11−件との関係 リ!J許出ル偵人(3(J7)東
京芝7111′市気株式会社11代理人 (i i’11itl三の7打衰 明ぬ:dノー図 面 7、補正の内容 (1)明細=書記6頁1〜2行目、同頁13行目、第8
頁5行目及び第16頁16〜17行目において、「アン
ドープ多結晶シリコン層」とあるを1多結晶シリコン層
」と削正−ノーる。 (2) 明細書記6頁17〜18行目にお・いて、「ア
ンドープ多結晶7937層パターン」とあるを「多結晶
シリコンパターン」とitT +lゾ4る0 (3) 明細書沃8頁12〜13行目及び第J□L′j
7〜8行目において、[アンド〜)0多11’i晶/リ
コンパターン」とあるを[゛多結晶シリコンパターン」
と訂正する。 (4)明細1−第7頁1行目の1ケ゛ l”llj:
i’o<、」を削除する。 (5) 明細塾第7頁12行目の1なお、」以下同頁1
3〜14行目の「となったOatでの文章を削除する。 (6) 第1図(0、(g)を別紙の如く訂正する。 第1図 特許庁長官 若 杉 相 夫 殿 1、事件り表示 特願昭58−1753674 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 勃許出1j11人 (307) 東京芝、′II]1れ気株式会社4、代理
人 昭和59年1月31日 6、補正の対象 明細書、図面 7抽正の内容 (1) 明細書第16頁9行目及び同頁11行目におい
て、「顕微鏡写真」とあるな[顕微鏡写真の模式図」と
訂正する。 (2)第5図及び第6図を別紙の如く訂正する(内容に
変更なし)。 特許庁長官 若 杉 和 夫 殿 1、事件の表示 特願昭58−175367号 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許用1fiHj1人 (307) 東京芝浦電気株式会社 4、代理人 6、補正のヌ・j象 明細書 7、抽圧の内容 (11明細占第10頁20行目〜第11 工1s行目に
J6いて、「半R″1.体装置の平面図を比中父したと
ころ、・・・・・・これらの顕微鏡写真によれは」とあ
るを、「半導体装置に係る多結晶シリコンパターンの平
面図を比較したところ、第5図および第6図に示す顕微
鏡写真の模式図が貧lられπ。ここで、第5図は従来の
エツチング液による便徴鏡写真の模式図であり、弔6図
は本発明に用いられる選択エツチング液にヨク素を加え
た液によるそれである。これらの顕融鏡写真の]莫式図
(二よ几ば」と訂正−1−る。 (2) 明λ(II−g第16010行目において、「
選択エツチング液」とあるな、「選択エンチングメfン
lニヨウ素を加えた液」と訂+]E Tる。
製造方法を工程順に示すI折’u′iJ図sMc2図は
本発明による多結晶シリコン層のサイドエツチング量を
説明するための半導体装置の断面(2)。 第3図は第2図図示の手心体装置に係る多結晶シリコン
層のサイドエツチング量を・示す粘°性図。 第4図は本発明によるジ結(IJ、シリコンj)りの寸
法バラツキを説明する分布あ、躯5図は従来のエツチン
グ液による半導体装置の!・項微6ε写貝、 ;Yr;
6図は本発明に係る選択エツチング液による半導体装置
の顕微(凍写真、第7図(a)〜(d、)は本発明の他
の実施例に係るN −c hIVtO8型トランジスタ
の口造方法を工程順に示す断面上1である、(h 22
+h j基板、2・・・N 型埋込みjl5゜3・・
・N型のエビタギシャルムj、4・・・フィールド酸化
膜、6・・・ベーヌノ弱、2・・・アンドープ多結晶電
体膜パターン)、12.21・・・F) 13 N 4
膜15.42・・・コンタクトホール ZG、43・・
・htH訛〈フ、23.35・・・多結晶シリコン層。 24・・・残渣物、31・・・フィールド酸化膜。 32・・・チャイル明止韻域、34・・・イオン注入ハ
?・ 、 3 9 ・・・ B I) S G 舅すl
1 グ O・・・ 〜 V Qノ ソ 〜ス9「′1
域、41・・・fN+型のドレインi百域e出1頓人代
叩人 弁理土鈴 江 武 彦第1図 第1図 第2図 第3図 ] (’10 第4図 1旧1 21iN且 3后目 4砺g 旧歇 第 5 図−図面の浄書(内容に変更なし)14 第6図 ゲ 11、イ1、へβ、j 1yi 8 L!11゛許庁艮
′L 尤 杉 利 大 殿1、事件の表示 勅’ 1GIu昭58−175367号2、発明の名彷
・ 半四1体装置の製造方法 ;3 補j)ピをする渚 。 ・11−件との関係 リ!J許出ル偵人(3(J7)東
京芝7111′市気株式会社11代理人 (i i’11itl三の7打衰 明ぬ:dノー図 面 7、補正の内容 (1)明細=書記6頁1〜2行目、同頁13行目、第8
頁5行目及び第16頁16〜17行目において、「アン
ドープ多結晶シリコン層」とあるを1多結晶シリコン層
」と削正−ノーる。 (2) 明細書記6頁17〜18行目にお・いて、「ア
ンドープ多結晶7937層パターン」とあるを「多結晶
シリコンパターン」とitT +lゾ4る0 (3) 明細書沃8頁12〜13行目及び第J□L′j
7〜8行目において、[アンド〜)0多11’i晶/リ
コンパターン」とあるを[゛多結晶シリコンパターン」
と訂正する。 (4)明細1−第7頁1行目の1ケ゛ l”llj:
i’o<、」を削除する。 (5) 明細塾第7頁12行目の1なお、」以下同頁1
3〜14行目の「となったOatでの文章を削除する。 (6) 第1図(0、(g)を別紙の如く訂正する。 第1図 特許庁長官 若 杉 相 夫 殿 1、事件り表示 特願昭58−1753674 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 勃許出1j11人 (307) 東京芝、′II]1れ気株式会社4、代理
人 昭和59年1月31日 6、補正の対象 明細書、図面 7抽正の内容 (1) 明細書第16頁9行目及び同頁11行目におい
て、「顕微鏡写真」とあるな[顕微鏡写真の模式図」と
訂正する。 (2)第5図及び第6図を別紙の如く訂正する(内容に
変更なし)。 特許庁長官 若 杉 和 夫 殿 1、事件の表示 特願昭58−175367号 2、発明の名称 半導体装置の製造方法 3、補正をする者 事件との関係 特許用1fiHj1人 (307) 東京芝浦電気株式会社 4、代理人 6、補正のヌ・j象 明細書 7、抽圧の内容 (11明細占第10頁20行目〜第11 工1s行目に
J6いて、「半R″1.体装置の平面図を比中父したと
ころ、・・・・・・これらの顕微鏡写真によれは」とあ
るを、「半導体装置に係る多結晶シリコンパターンの平
面図を比較したところ、第5図および第6図に示す顕微
鏡写真の模式図が貧lられπ。ここで、第5図は従来の
エツチング液による便徴鏡写真の模式図であり、弔6図
は本発明に用いられる選択エツチング液にヨク素を加え
た液によるそれである。これらの顕融鏡写真の]莫式図
(二よ几ば」と訂正−1−る。 (2) 明λ(II−g第16010行目において、「
選択エツチング液」とあるな、「選択エンチングメfン
lニヨウ素を加えた液」と訂+]E Tる。
Claims (1)
- 【特許請求の範囲】 (1) 平ら、体裁板上にlf1接あるいは誘電1本j
内r介して設けられた不純物を高奴思に含む半ヒj、一
体層を、該半尋体層の/νなくとも一部たげrエツチン
グする選択エツチング液葡、脇旨彼振動させながら用い
てエツチング除去する工程を具備し。 1)1■記」さ、択エツチング液は弗化水素−硝e−酢
酸系のエツチング液を水てうすめたものであること全特
徴とづ−る半!!1体装置の製漬方法、(2) 半ノh
C体基板上に:]1j大あるいは、1:j電体層を介し
て設けられた不純物を晶7・二゛、度に含む半4λ体層
足、1.>(半1jI11本層の少なくとも一部たけを
エツチング1−る帆JRエッチンク、゛1りτ超音波振
動させンコ:から用いてエツチング14去する工程を具
f+!fjL −1)1■記茂沢:I−ツチング11り
は弗化水系−硝峻一酢酸゛1′このエツチング11ンを
水てう1−め、さらにこの敢にJ ウ−7,”+: r
;1RIll] l−7CT)Oでi−z A C?
’v !+i? j21 P +る特許請求の範囲第1
項記載の半導体装置のQ遣方法。 (3)不純物を高イ1貴度に含む半尋体jL;τ、不純
物を低濃朋に含む半導体膜パターンあるいは誘電体膜パ
ターンをマスクとして選択的にニップ“ング陥去するこ
とを特徴とりるi″+f’l−+j!’J末の1比ui
、l第1項乃至氾2項記戦の3?尋体装置市の製造方法
。 (4)弗化水素−硝酸一酢酸系の組成11砲囲トj、弗
化水素:硝&、> : ul−酸が(1: 10 :
1 o )。 (1:40:40J、 (1:10:40 〕 。 (1:40:40)で囲まれる範囲であり、〃・つ選択
エツチング液はこの混合液を水てL 5 (ijから5
倍の範囲で希釈したものであること′−d:!l)徴と
する特許請求の範囲第1項乃至第2項ijL; ij!
、gの半ミ、゛体装置の製造方法。 (5) 不純物th論紅に含む半導体バー1の不純物9
Uが10” 、/ ctA以上ごあり、かつ不純’F
A ′?i:1代鱗腹に含む半導体膜パターンの不純!
+A碩11文か10 ” 8.Ar11以下ヱあること
を特%’iとターる9“i’ ;’F l、請求の範囲
第3項舶戦の半導体装置の製造方法、
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58175367A JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
US06/652,178 US4554046A (en) | 1983-09-22 | 1984-09-19 | Method of selectively etching high impurity concentration semiconductor layer |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58175367A JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6066825A true JPS6066825A (ja) | 1985-04-17 |
JPH0324778B2 JPH0324778B2 (ja) | 1991-04-04 |
Family
ID=15994846
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58175367A Granted JPS6066825A (ja) | 1983-09-22 | 1983-09-22 | 半導体装置の製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US4554046A (ja) |
JP (1) | JPS6066825A (ja) |
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1983
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