JPS6042972B2 - アドレス変換機能を有する情報処理装置 - Google Patents
アドレス変換機能を有する情報処理装置Info
- Publication number
- JPS6042972B2 JPS6042972B2 JP53132661A JP13266178A JPS6042972B2 JP S6042972 B2 JPS6042972 B2 JP S6042972B2 JP 53132661 A JP53132661 A JP 53132661A JP 13266178 A JP13266178 A JP 13266178A JP S6042972 B2 JPS6042972 B2 JP S6042972B2
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- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明はアドレス変換機能を持ち、アドレス変換テー
ブルの先頭アドレスを示す表示子と共に、論理アドレス
および実アドレスを登録しておくアドレス変換バッファ
を有する処理装置に関するものである。
ブルの先頭アドレスを示す表示子と共に、論理アドレス
および実アドレスを登録しておくアドレス変換バッファ
を有する処理装置に関するものである。
従来のアドレス変換バッファとその周辺回路の構成例
を第１図に示す。
を第１図に示す。
図において、１〜３はアドレス変換テーブルの先頭アド
レスを格納する先頭アドレスレジスタ、４はレジスタ選
択回路、５はアドレス変換を行うアドレス演算回路、６
は論理アドレスを設定しておく論理アドレスレジスタ、
７はアドレス変換した結果得られた実アドレスを設定し
ておく実アドレスレジスタ、８は現在、先頭アドレスレ
ジスタ群の内どれを選択しているかを示すレジスタ選択
コード・ラッチ、９はアドレス変換バッファ１０の内容
と論理アドレス、レジスタ選択コードを比較するアドレ
ス比較回路である。アドレス変換バッファ１０はレジス
タ選択コード、論理アドレス、実アドレスを登録 する
領域よりなる。１１〜１３はアドレス変換バッファ１０
の出力を設定する登録データレジスタ、１４はメモリア
ドレスレジスタ、１５はメモリデータレジスタ、１６は
メインメモリ、１７はアドレスバス、１８はデータバス
である。
レスを格納する先頭アドレスレジスタ、４はレジスタ選
択回路、５はアドレス変換を行うアドレス演算回路、６
は論理アドレスを設定しておく論理アドレスレジスタ、
７はアドレス変換した結果得られた実アドレスを設定し
ておく実アドレスレジスタ、８は現在、先頭アドレスレ
ジスタ群の内どれを選択しているかを示すレジスタ選択
コード・ラッチ、９はアドレス変換バッファ１０の内容
と論理アドレス、レジスタ選択コードを比較するアドレ
ス比較回路である。アドレス変換バッファ１０はレジス
タ選択コード、論理アドレス、実アドレスを登録 する
領域よりなる。１１〜１３はアドレス変換バッファ１０
の出力を設定する登録データレジスタ、１４はメモリア
ドレスレジスタ、１５はメモリデータレジスタ、１６は
メインメモリ、１７はアドレスバス、１８はデータバス
である。
メモリ参照要求が発生すると、その論理アドレスはア
ドレスバスｉ７で与えられる。
ドレスバスｉ７で与えられる。
このアドレスバス１７の内容はマイクロ命令により論理
アドレスレジスタ６にセットされる。そして、この論・
理アドレスレジスタ６の一部（ａで示す）によつてアド
レス変換バッファ１０のアドレスを指定し、登録コード
レジスタ１１、登録論理アドレスレジスタ１２、登録実
アドレスレジスタ１３にアドレス変換バッファ１０の出
力がセットされる。登録コードレジスタ１１の内容とレ
ジスタ選択コード・ラッチ８の内容および登録論理アド
レスレジスタ１２の内容と論理アドレスレジスタ６の残
りの一部（ｂで示す）をアドレス比較回路９で比較し、
それぞれの一致がとれた場合には、参照要求があつた論
理アドレスに対応する実アドレスはアドレス変換バッフ
ァ内に取り込まれており、その場合、目的の実アドレス
が登録実アドレスレジスタ１３にセットされ、アドレス
バス１７を経由してメモリアドレスレジスタ１４にセッ
トされメモリ参照を行う。 一方、アドレス比較回路９
で比較一致がとれない場合は、現在使用している先頭ア
ドレスレジスタ１、２、３の該当レジスタの内容をレジ
スタ選択回路４で選択し、アドレス変換操作をアドレス
変換回路５を用いて行う。
アドレスレジスタ６にセットされる。そして、この論・
理アドレスレジスタ６の一部（ａで示す）によつてアド
レス変換バッファ１０のアドレスを指定し、登録コード
レジスタ１１、登録論理アドレスレジスタ１２、登録実
アドレスレジスタ１３にアドレス変換バッファ１０の出
力がセットされる。登録コードレジスタ１１の内容とレ
ジスタ選択コード・ラッチ８の内容および登録論理アド
レスレジスタ１２の内容と論理アドレスレジスタ６の残
りの一部（ｂで示す）をアドレス比較回路９で比較し、
それぞれの一致がとれた場合には、参照要求があつた論
理アドレスに対応する実アドレスはアドレス変換バッフ
ァ内に取り込まれており、その場合、目的の実アドレス
が登録実アドレスレジスタ１３にセットされ、アドレス
バス１７を経由してメモリアドレスレジスタ１４にセッ
トされメモリ参照を行う。 一方、アドレス比較回路９
で比較一致がとれない場合は、現在使用している先頭ア
ドレスレジスタ１、２、３の該当レジスタの内容をレジ
スタ選択回路４で選択し、アドレス変換操作をアドレス
変換回路５を用いて行う。
このようにして、順次アドレス変換テーブルをメインメ
モリ１６からデータバス１８を経由して読み出し、得ら
れた実アドレスを実アドレスレジスタ７へセットする。
そして、レジスタ選択コード・ラッチ８の内容、論理ア
ドレスレジスタ６の一部（ｂで示す）、実アドレスレジ
スタ７の内容を、論理アドレスレジスタ６のａで示され
るアドレス変換バッファ１０のアドレスに格納する。こ
の時、アドレス変換して得た実アドレスレジスタ７の内
容は、登録実アドレスレジスタ１３を経由してアドレス
バス１７にセットされ、メモリ参照を行う。以下、メモ
リ参照要求が発生する都度、順次同様にしてアドレス変
換バッファへの登録および内容比較が行われる。ところ
で、このアドレス変換バッファ１０に登録してあるアド
レスデータを無効にする必要が二つのケースで発生する
。
モリ１６からデータバス１８を経由して読み出し、得ら
れた実アドレスを実アドレスレジスタ７へセットする。
そして、レジスタ選択コード・ラッチ８の内容、論理ア
ドレスレジスタ６の一部（ｂで示す）、実アドレスレジ
スタ７の内容を、論理アドレスレジスタ６のａで示され
るアドレス変換バッファ１０のアドレスに格納する。こ
の時、アドレス変換して得た実アドレスレジスタ７の内
容は、登録実アドレスレジスタ１３を経由してアドレス
バス１７にセットされ、メモリ参照を行う。以下、メモ
リ参照要求が発生する都度、順次同様にしてアドレス変
換バッファへの登録および内容比較が行われる。ところ
で、このアドレス変換バッファ１０に登録してあるアド
レスデータを無効にする必要が二つのケースで発生する
。
一つは、アドレス変換バッファ無効化命令（以後パージ
バッファ命令と称する）をプログラムで発行する場合と
、もう一つは、アドレス変換テーブルの先頭アドレスを
、アドレス変換テーブルを書き換えたときに発行する命
令（チェンジテーブル命令と称する）によつて書き換え
られた場合に、新しいアドレス変換テーブルの先頭アド
レスが、すでに登録している先頭アドレスレジスタ１，
２，３の内容と一致していない場合、新しい先頭アドレ
スを先頭アドレスレジスタ群の中の一つへ登録し、登録
を外される先頭アドレスレジスタに対応したレジスタ選
択コードを持つアドレス変換バッファの内容を消去する
場合（パーシャルパージと称する）である。新しいアド
レス変換テーブルの先頭アドレスが、すでに登録してい
る先頭アドレスレジスタ群のいずれかと一致する場合は
、該当する先頭アドレスレジスタに対応する値にレジス
タ選択コードを書き換える。このアドレス変換バッファ
１０を無効とするのは、レジスタ選択コード・ラッチ８
に無効コードをセットしておき、論理アドレスレジスタ
６の内容のａで示されるアドレスに対して、アドレス変
換バッファ１０への登録動作を行い、そのｃで示される
部分に無効コードを格納することにより行う。
バッファ命令と称する）をプログラムで発行する場合と
、もう一つは、アドレス変換テーブルの先頭アドレスを
、アドレス変換テーブルを書き換えたときに発行する命
令（チェンジテーブル命令と称する）によつて書き換え
られた場合に、新しいアドレス変換テーブルの先頭アド
レスが、すでに登録している先頭アドレスレジスタ１，
２，３の内容と一致していない場合、新しい先頭アドレ
スを先頭アドレスレジスタ群の中の一つへ登録し、登録
を外される先頭アドレスレジスタに対応したレジスタ選
択コードを持つアドレス変換バッファの内容を消去する
場合（パーシャルパージと称する）である。新しいアド
レス変換テーブルの先頭アドレスが、すでに登録してい
る先頭アドレスレジスタ群のいずれかと一致する場合は
、該当する先頭アドレスレジスタに対応する値にレジス
タ選択コードを書き換える。このアドレス変換バッファ
１０を無効とするのは、レジスタ選択コード・ラッチ８
に無効コードをセットしておき、論理アドレスレジスタ
６の内容のａで示されるアドレスに対して、アドレス変
換バッファ１０への登録動作を行い、そのｃで示される
部分に無効コードを格納することにより行う。
これをパージバッファ命令の場合について説明する。
パージバッファ命令が発行されると、先頭アドレスレジ
スタ１，２，３のクリアに続いて論理アドレスレジスタ
６に“０゛がセットされる。この時、マイクロ命令によ
りレジスタ選択コード●ラッチ８に無効コードをセット
する。アドレス変換バッファ１０への無効コード登録指
示をマイクロ命令が発行したのち、アドレス演算を行い
、論理アドレスレジスタ６のａ部に１アドレスを加えて
、再びアドレス変換バッファ１０への無効コード登録を
行う。順次このようにしてアドレス変換バッファ１０の
各領域（カラム）への無効コード登録を行い、論理アド
レスレジスタ６のａ部からキャリが生じて．、アドレス
変換バッファ１０のすべてのカラムに無効コードが登録
された時点で命令が終了し、次の命令の実行へ移る。な
お、チェンジテーブル命令における部分のパージの場合
は、論理アドレスレジスタ６のａで指定されるアドレス
変換バッファ１０の内容を読み出し、新しく登録された
先頭アドレスレジスタに対応するレジスタ選択コード・
ラッチ８と一致する登録コードレジスタ１１の内容を持
つアドレス変換バッファに無効コードを格納する。論理
アドレスレジスタ６のアドレス演算を行い、順次アドレ
ス変換バッファのアドレスを移行するのはパージバッフ
ァ命令の場合と同様である。以上の様に、従来はアドレ
ス変換バッファを参照する場合、論理アドレスレジスタ
ヘアドレスバスを経由してアドレス・データの設定を行
う必要があつた。
スタ１，２，３のクリアに続いて論理アドレスレジスタ
６に“０゛がセットされる。この時、マイクロ命令によ
りレジスタ選択コード●ラッチ８に無効コードをセット
する。アドレス変換バッファ１０への無効コード登録指
示をマイクロ命令が発行したのち、アドレス演算を行い
、論理アドレスレジスタ６のａ部に１アドレスを加えて
、再びアドレス変換バッファ１０への無効コード登録を
行う。順次このようにしてアドレス変換バッファ１０の
各領域（カラム）への無効コード登録を行い、論理アド
レスレジスタ６のａ部からキャリが生じて．、アドレス
変換バッファ１０のすべてのカラムに無効コードが登録
された時点で命令が終了し、次の命令の実行へ移る。な
お、チェンジテーブル命令における部分のパージの場合
は、論理アドレスレジスタ６のａで指定されるアドレス
変換バッファ１０の内容を読み出し、新しく登録された
先頭アドレスレジスタに対応するレジスタ選択コード・
ラッチ８と一致する登録コードレジスタ１１の内容を持
つアドレス変換バッファに無効コードを格納する。論理
アドレスレジスタ６のアドレス演算を行い、順次アドレ
ス変換バッファのアドレスを移行するのはパージバッフ
ァ命令の場合と同様である。以上の様に、従来はアドレ
ス変換バッファを参照する場合、論理アドレスレジスタ
ヘアドレスバスを経由してアドレス・データの設定を行
う必要があつた。
しかし、このアドレスバスへは演算制御部にもアドレス
演算した結果が反映されるため、アドレス変換バッファ
の参照は、処理装置の１マシンサイクルで１アドレスし
か行うことができない。ところが、アドレス変換バッフ
ァへの登録処理（アドレス変換バッファの登録アドレス
リプレース処理も含む）および通常のメモリ参照動作に
伴うアドレス変換バッファの参照処理は、命令あるいは
オペランドアドレスの演算処理が必要であり、演算制御
部を用いてアドレス演算を行うため、１マシンサイクル
あるいはそれ以上のマシ”ンサイクルがアドレス変換バ
ッファの参照に要する。このことは、パージバッファ命
令発行時のアドレス変換バッファの無効コード登録、チ
ェンジテーブル命令でのパーシャルパージ動作の時にも
同様であり、アドレス変換バッファの１アドレスに無効
コードを登録するのに、２マシンサイクル（１マシンサ
イクルはアドレス変換バッファへの無効コード登録サイ
クル、他の１マシンサイクルはアドレス変換バッファの
アドレス変更サイクル）を要し、このことは、アドレス
変換バッファの無効化動作に、アドレス変換バッファの
アドレス数×２倍のマシンサイクルが必要であつた。従
つて、性能向上の為、アドレス変換バッファのアドレス
数を増加させると、上記の無効コード登録時間のオーバ
ヘッドが増加する。パーシャルパージ動作の場合は、ア
ドレス変換バッファの登録率を上げるため新旧のアドレ
ス変換テーブルの先頭アドレスをレジスタ選択コードと
して記憶していることにより、アドレス変換テーブルの
先頭アドレスが変る度に、すべてのアドレス変換バッフ
ァを無効にする必要はなくなるが、パーシャルパージ動
作によつてアドレス変換バッファの全アドレス参照が必
要となり、の時、要する時間はパーシャルパージ命令の
場合と同様である。
演算した結果が反映されるため、アドレス変換バッファ
の参照は、処理装置の１マシンサイクルで１アドレスし
か行うことができない。ところが、アドレス変換バッフ
ァへの登録処理（アドレス変換バッファの登録アドレス
リプレース処理も含む）および通常のメモリ参照動作に
伴うアドレス変換バッファの参照処理は、命令あるいは
オペランドアドレスの演算処理が必要であり、演算制御
部を用いてアドレス演算を行うため、１マシンサイクル
あるいはそれ以上のマシ”ンサイクルがアドレス変換バ
ッファの参照に要する。このことは、パージバッファ命
令発行時のアドレス変換バッファの無効コード登録、チ
ェンジテーブル命令でのパーシャルパージ動作の時にも
同様であり、アドレス変換バッファの１アドレスに無効
コードを登録するのに、２マシンサイクル（１マシンサ
イクルはアドレス変換バッファへの無効コード登録サイ
クル、他の１マシンサイクルはアドレス変換バッファの
アドレス変更サイクル）を要し、このことは、アドレス
変換バッファの無効化動作に、アドレス変換バッファの
アドレス数×２倍のマシンサイクルが必要であつた。従
つて、性能向上の為、アドレス変換バッファのアドレス
数を増加させると、上記の無効コード登録時間のオーバ
ヘッドが増加する。パーシャルパージ動作の場合は、ア
ドレス変換バッファの登録率を上げるため新旧のアドレ
ス変換テーブルの先頭アドレスをレジスタ選択コードと
して記憶していることにより、アドレス変換テーブルの
先頭アドレスが変る度に、すべてのアドレス変換バッフ
ァを無効にする必要はなくなるが、パーシャルパージ動
作によつてアドレス変換バッファの全アドレス参照が必
要となり、の時、要する時間はパーシャルパージ命令の
場合と同様である。
この発明の目的は、チェンジテーブル命令におけるパー
シャルパージ処理を不要とし、かつチェンジテーブル命
令によつてアドレス変換テーブルの先頭アドレスが更新
されたときのアドレス変換バッファの登録率を上げて、
システムでの処理効率を挙げることにある。上記の目的
を達成するため、本発明では、アドレス変換バッファの
参照アドレスを、論理アドレスによるだけでなくアドレ
ス変換テーブルの先頭アドレスを指定するアドレスビッ
ト群を含んで構成する。
シャルパージ処理を不要とし、かつチェンジテーブル命
令によつてアドレス変換テーブルの先頭アドレスが更新
されたときのアドレス変換バッファの登録率を上げて、
システムでの処理効率を挙げることにある。上記の目的
を達成するため、本発明では、アドレス変換バッファの
参照アドレスを、論理アドレスによるだけでなくアドレ
ス変換テーブルの先頭アドレスを指定するアドレスビッ
ト群を含んで構成する。
即ち、アドレス変換バッファのカラム指定を行うアドレ
スを、アドレス変換テーブルの先頭アドレスの一部のア
ドレスビットおよび論理アドレスの一部のアドレスビッ
トを用いて行う。そして、アドレス変換バッファへ登録
する論理アドレスデータとして、アドレス変換テーブル
の先頭アドレスおよび論理アドレスのアドレスビット群
でアドレス変換バッファのカラム指定アドレスに用いて
いない残りのビットを登録する。以下、実施例により本
発明を説明する。第２図は本発明によるアドレス変換バ
ッファとその周辺回路の一実施例を示したものである。
スを、アドレス変換テーブルの先頭アドレスの一部のア
ドレスビットおよび論理アドレスの一部のアドレスビッ
トを用いて行う。そして、アドレス変換バッファへ登録
する論理アドレスデータとして、アドレス変換テーブル
の先頭アドレスおよび論理アドレスのアドレスビット群
でアドレス変換バッファのカラム指定アドレスに用いて
いない残りのビットを登録する。以下、実施例により本
発明を説明する。第２図は本発明によるアドレス変換バ
ッファとその周辺回路の一実施例を示したものである。
図において、先頭アドレスレジスタ１、アドレス演算回
路５、論理アドレスレジスタ６、実アドレスレジスタ７
、アドレス比較回路９、アドレス変換バッファ１０、登
録論理アドレスレジスタ１２、登録実アドレスレジスタ
１３、メモリアドレスレジスタ１４、メモリデータレジ
スタ１５、メインメモリ１６などは第１図と同様である
。１９はアドレス選択回路、２０はアドレス変換バッフ
ァ１０のアドレス指定を行う変換バッファアドレスレジ
スタ、２１は変換バッファアドレスレジスタ２０によつ
て指定されるアドレス変換バッファ１０の内容を設定す
る登録バリッドレジスタ、２２はバリッドビットを設定
しておくバリッドビットレジスタである。
路５、論理アドレスレジスタ６、実アドレスレジスタ７
、アドレス比較回路９、アドレス変換バッファ１０、登
録論理アドレスレジスタ１２、登録実アドレスレジスタ
１３、メモリアドレスレジスタ１４、メモリデータレジ
スタ１５、メインメモリ１６などは第１図と同様である
。１９はアドレス選択回路、２０はアドレス変換バッフ
ァ１０のアドレス指定を行う変換バッファアドレスレジ
スタ、２１は変換バッファアドレスレジスタ２０によつ
て指定されるアドレス変換バッファ１０の内容を設定す
る登録バリッドレジスタ、２２はバリッドビットを設定
しておくバリッドビットレジスタである。
さて、メモリ参照要求が発生すると、論理アドレスはア
ドレスバス１７で与えられる。
ドレスバス１７で与えられる。
このアドレスバス１７の内容はマイクロ命令により論理
アドレスレジスタ６にセットされる。この時、論理アド
レスレジスタの一部（ｃで示す）および先頭アドレスレ
ジスタ１の一部（ａで示す）は変換バッファアドレスレ
ジスタ２０へセットされる。この変換バッファアドレス
レジスタ２０によつてアドレス変換バッファ１０のアド
レスを指定し、登録バリッドレジスタ２１、登録論理ア
ドレスレジスタ１２、登録実アドレスレジスタ１３にア
ドレス変換バッファ１０の出力がセットされる。登録バ
リッドレジスタ２１が“゜ｒ゛で、かつ登録論理アドレ
スレジスタ１２の内容と先頭アドレスレジスタ１の残り
の一部（ｂで示す）および論理アドレスレジスタ６の残
りの一部（ｄで示す）をアドレス比較回路９で比較し、
一致がとれた場合には、参照要求があつた論理アドレス
に対応する実アドレスは登録実アドレスレジスタ１３に
セットされており、これがアドレスバス１７を経由して
メモリアドレスレジスタ１４へセットされ、メモリ参照
を行う。アドレス比較回路９で比較一致がとれない場合
（登録バリッドレジスタ２１が゜“０゛の場合も含む）
には、アドレス選択回路１９を開いて、アドレス変換操
作をアドレス演算回路５を用いて行う。
アドレスレジスタ６にセットされる。この時、論理アド
レスレジスタの一部（ｃで示す）および先頭アドレスレ
ジスタ１の一部（ａで示す）は変換バッファアドレスレ
ジスタ２０へセットされる。この変換バッファアドレス
レジスタ２０によつてアドレス変換バッファ１０のアド
レスを指定し、登録バリッドレジスタ２１、登録論理ア
ドレスレジスタ１２、登録実アドレスレジスタ１３にア
ドレス変換バッファ１０の出力がセットされる。登録バ
リッドレジスタ２１が“゜ｒ゛で、かつ登録論理アドレ
スレジスタ１２の内容と先頭アドレスレジスタ１の残り
の一部（ｂで示す）および論理アドレスレジスタ６の残
りの一部（ｄで示す）をアドレス比較回路９で比較し、
一致がとれた場合には、参照要求があつた論理アドレス
に対応する実アドレスは登録実アドレスレジスタ１３に
セットされており、これがアドレスバス１７を経由して
メモリアドレスレジスタ１４へセットされ、メモリ参照
を行う。アドレス比較回路９で比較一致がとれない場合
（登録バリッドレジスタ２１が゜“０゛の場合も含む）
には、アドレス選択回路１９を開いて、アドレス変換操
作をアドレス演算回路５を用いて行う。
この時、順次アドレス変換テーブルをメインメモリ１６
からデータバス１８を経由して読み出し、得られた実ア
ドレスを実アドレスレジスタヘセツトする。そして、バ
リッドビットレジスタ２２を“゜１゛とする。その後、
先頭アドレスレジスタ１の一部（ａで示す）および論理
アドレスレジスタ６の一部（ｄで示す）、実アドレスレ
ジスタ７さらにバリッドビットレジスタ２２の内容を、
変換バッファアドレスレジスタ２０で示されるアドレス
変換バッファ１０の該当カラムに格納する。この時、ア
ドレス変換して得た実アドレスレジスタ７の内容は、登
録実アドレスレジスタ１３を経由してアドレスバス１７
にセットされ、メモリ参照を行う。次にパージバッファ
命令に対する動作について説明する。
からデータバス１８を経由して読み出し、得られた実ア
ドレスを実アドレスレジスタヘセツトする。そして、バ
リッドビットレジスタ２２を“゜１゛とする。その後、
先頭アドレスレジスタ１の一部（ａで示す）および論理
アドレスレジスタ６の一部（ｄで示す）、実アドレスレ
ジスタ７さらにバリッドビットレジスタ２２の内容を、
変換バッファアドレスレジスタ２０で示されるアドレス
変換バッファ１０の該当カラムに格納する。この時、ア
ドレス変換して得た実アドレスレジスタ７の内容は、登
録実アドレスレジスタ１３を経由してアドレスバス１７
にセットされ、メモリ参照を行う。次にパージバッファ
命令に対する動作について説明する。
パージバッファ命令が発行されると、アドレスバス１７
へはマイクロ命令により４“０゛をセットする。このア
ドレスバス１７のデータを、バリッドビットレジスタ２
２および変換バッファアドレスレジスタ２０へ取り込む
。この後、アドレス変換バッファ１０のバリッドビット
部（ｇで示す）に対する書き込み動作をマイクロ命令指
示により行つたのち、アドレス演算を行い、アドレスバ
ス１７の内容を＋１して、再び変換バッファアドレスレ
ジスタ２０にセットし、アドレス変換バッファ１０への
書き込み動作を行う。以下、順次アドレス変換バッファ
１０へバリッドビット部゜“０゛の書き込み動作を行い
、変換バッファアドレスレジスタ２０からキャリーが生
じて、アドレス変換バッファ１０のすべてのカラムのバ
リッドビット部（ｇで示す）に“゜０゛を登録した時点
で命令を終了する。チェンジテーブル命令における動作
は、チェンジテーブル命令の発行により新しく指定され
たアドレス変換テーブル１０の先頭アドレスを先頭アド
レスレジスタ１へセットして命令を終了する。
へはマイクロ命令により４“０゛をセットする。このア
ドレスバス１７のデータを、バリッドビットレジスタ２
２および変換バッファアドレスレジスタ２０へ取り込む
。この後、アドレス変換バッファ１０のバリッドビット
部（ｇで示す）に対する書き込み動作をマイクロ命令指
示により行つたのち、アドレス演算を行い、アドレスバ
ス１７の内容を＋１して、再び変換バッファアドレスレ
ジスタ２０にセットし、アドレス変換バッファ１０への
書き込み動作を行う。以下、順次アドレス変換バッファ
１０へバリッドビット部゜“０゛の書き込み動作を行い
、変換バッファアドレスレジスタ２０からキャリーが生
じて、アドレス変換バッファ１０のすべてのカラムのバ
リッドビット部（ｇで示す）に“゜０゛を登録した時点
で命令を終了する。チェンジテーブル命令における動作
は、チェンジテーブル命令の発行により新しく指定され
たアドレス変換テーブル１０の先頭アドレスを先頭アド
レスレジスタ１へセットして命令を終了する。
後続のメモリ参照要求に対しては、新しく設定された先
頭アドレスレジスタ１の内容によつて、メモリ参照の論
理アドレスとともに構成するアドレスでアドレス変換バ
ッファ１０を参照する。以上の説明から明らかな如く、
本発明よれば次のような効果を得ることができる。（１
）チェンジテーブル命令におけるパーシャルパージ動作
が不要となる。
頭アドレスレジスタ１の内容によつて、メモリ参照の論
理アドレスとともに構成するアドレスでアドレス変換バ
ッファ１０を参照する。以上の説明から明らかな如く、
本発明よれば次のような効果を得ることができる。（１
）チェンジテーブル命令におけるパーシャルパージ動作
が不要となる。
すなわち、アドレス変換テーブルの先頭アドレスビット
と、メモリ参照の論理アドレスビットとで得られるアド
レスビット群で構成するアドレスによつてアドレス変換
バッファを参照することで、先頭アドレスレジスタの書
き換えのみ行えば、チェンジテーブル命令を終了させる
ことができ、アドレス変換テーブルの書き換えに伴う処
理を大幅に性能向上させることが可能となる。（１１）
アドレス変換テーブルの先頭アドレスの一部をアドレス
変換バッファのカラムアドレス指定に用いることにより
、アドレス変換テーブルの各先頭アドレス群に対応する
アドレス変換バッファを割当てることが可能となり、ア
ドレス変換バッファの使用効率を上げて、アドレス変換
に伴う処理速度を向上せしめることができる。
と、メモリ参照の論理アドレスビットとで得られるアド
レスビット群で構成するアドレスによつてアドレス変換
バッファを参照することで、先頭アドレスレジスタの書
き換えのみ行えば、チェンジテーブル命令を終了させる
ことができ、アドレス変換テーブルの書き換えに伴う処
理を大幅に性能向上させることが可能となる。（１１）
アドレス変換テーブルの先頭アドレスの一部をアドレス
変換バッファのカラムアドレス指定に用いることにより
、アドレス変換テーブルの各先頭アドレス群に対応する
アドレス変換バッファを割当てることが可能となり、ア
ドレス変換バッファの使用効率を上げて、アドレス変換
に伴う処理速度を向上せしめることができる。
図面の簡単な説明第１図は従来技術におけるアドレス変
換バッファとその周辺回路構成を示す図、第２図は本発
明によるアドレス変換バッファとその周辺回路の一実施
例を示す図である。
換バッファとその周辺回路構成を示す図、第２図は本発
明によるアドレス変換バッファとその周辺回路の一実施
例を示す図である。
１〜３・・・・・・先頭アドレスレジスタ、４・・・・
・ルジスタ選択回路、５・・・・・アドレス演算回路、
６・・・論理アドレスレジスタ、７・・・・・・実アド
レスレジスタ、８・・・・・ルジスタ選択コード、９・
・・・・アドレス比較回路、１０・・・・・アドレス変
換バッファ、１１・・・・登録コードレジスタ、１２・
・・・・・登録論理アドレスレジスタ、１３・・・・・
・登録実アドレスレジスタ、１４・・・・・・メモリア
ドレスレジスタ、１５・・・メモリデータレジスタ、１
６・・・・・メインメモリ、１７・・・・・アドレスバ
ス、１８・・・・・・データバス、１９・・・・・アド
レス選択回路、２０・・・・・・変換バッファアドレス
レジスタ、２１・・・・・登録バリッドレジスタ、２２
・・・・・・バリッドビットレジスタ。
・ルジスタ選択回路、５・・・・・アドレス演算回路、
６・・・論理アドレスレジスタ、７・・・・・・実アド
レスレジスタ、８・・・・・ルジスタ選択コード、９・
・・・・アドレス比較回路、１０・・・・・アドレス変
換バッファ、１１・・・・登録コードレジスタ、１２・
・・・・・登録論理アドレスレジスタ、１３・・・・・
・登録実アドレスレジスタ、１４・・・・・・メモリア
ドレスレジスタ、１５・・・メモリデータレジスタ、１
６・・・・・メインメモリ、１７・・・・・アドレスバ
ス、１８・・・・・・データバス、１９・・・・・アド
レス選択回路、２０・・・・・・変換バッファアドレス
レジスタ、２１・・・・・登録バリッドレジスタ、２２
・・・・・・バリッドビットレジスタ。
Claims (1)
- １ アドレス変換テーブルの先頭アドレスの一部と、論
理アドレスの一部とからなるアドレスビット群をアドレ
ス変換バッファの参照アドレスとして用い、且つ前記先
頭アドレスおよび論理アドレスのそれぞれの残りの部分
からなるビット群をアドレス変換バツフアへ登録するア
ドレスデータとして用いるよう構成したことを特徴とす
るアドレス変換機能を有する情報処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53132661A JPS6042972B2 (ja) | 1978-10-30 | 1978-10-30 | アドレス変換機能を有する情報処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP53132661A JPS6042972B2 (ja) | 1978-10-30 | 1978-10-30 | アドレス変換機能を有する情報処理装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5562576A JPS5562576A (en) | 1980-05-12 |
| JPS6042972B2 true JPS6042972B2 (ja) | 1985-09-26 |
Family
ID=15086533
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP53132661A Expired JPS6042972B2 (ja) | 1978-10-30 | 1978-10-30 | アドレス変換機能を有する情報処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6042972B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58141487A (ja) * | 1982-02-16 | 1983-08-22 | Fujitsu Ltd | バツフア無効化方式 |
| JPS58196680A (ja) * | 1982-05-11 | 1983-11-16 | Nec Corp | 仮想マシンシステムにおけるアドレス変換方式 |
| JPS59112478A (ja) * | 1982-12-17 | 1984-06-28 | Nec Corp | 情報処理装置 |
-
1978
- 1978-10-30 JP JP53132661A patent/JPS6042972B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5562576A (en) | 1980-05-12 |
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