JPH0540694A - キヤツシユメモリ装置 - Google Patents

Abstract

(57)【要約】 【目的】 キャッシュメモリのヒット率はプログラムの
メモリ参照の性質やキャッシュメモリの構造により変化
する。種々のプログラムに対してキャッシュメモリのヒ
ット率をより向上させるために、キャッシュメモリの構
造を可変にすることによって実行するプログラムに対応
して構造を選択できることを目的とする。 【構成】 キャッシュメモリの構造を指定するモードプ
ラグを設け、その指定によりブロックサイズを複数の種
類に設定できるようにした。大きなブロックサイズを実
現するために、最小単位のブロックを組み合わせて新た
に１つのブロックを構成している。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】この発明は計算機の高速処理に用
いられるキャッシュメモリ装置に関するものである。

【０００２】

【従来の技術】図５は従来のキャッシュメモリを説明す
る図であり、図において、１０はキャッシュメモリのブ
ロックに格納されているデータの実アドレス情報を保持
するタグメモリ、２０は主記憶データのコピーを格納す
るブロックからなるデータメモリ、３０はデータをアク
セスするために生成されたアドレスを保持するアドレス
レジスタ、４０、４１はそれぞれタグメモリ１０から読
み出されたアドレス情報とアクセスするデータの実アド
レス情報を比較する比較器、５０はデータメモリ２０か
ら読み出されたデータを比較器４０の比較結果に基づい
て選択するマルチプレクサ、６０はデータメモリ２０へ
新たにデータブロックを登録（書き込み）する際に主記
憶（図示せず）からデータメモリ２０へのデータ転送を
制御するメモリインタフェースである。また、図２はタ
グメモリ１０、およびデータメモリ２０の各エントリの
内部構造を示している。１００はタグメモリエントリ、
２００はデータメモリエントリを示す。タグメモリエン
トリはデータメモリの対応するエントリに格納されてい
るデータのアドレス情報と、エントリの有効ビットから
なる。データメモリのエントリに有効なデータが格納さ
れている場合に有効ビットにより有効状態を表す。デー
タメモリエントリは４つの８バイトデータからなり、３
２バイト構成となっている。４つの８バイトデータに対
してはそれぞれ００〜１１のブロック内アドレスがつけ
られている。

【０００３】次に動作について説明する。データ処理装
置がメモリ上のデータをアクセスするとき、そのアドレ
ス（仮想記憶方式の場合は仮想アドレス）をアドレスレ
ジスタ３０にセットしてタグメモリ１０およびデータメ
モリ２０をアクセスする。本例の場合、タグメモリおよ
びデータメモリの縦方向のエントリ数（セット数とい
う）は８の構成を採用しているので、セット指定はアド
レスレジスタ３０に設定された３２ビットアドレスのう
ちビット２４〜２６の３ビットで行われる。データメモ
リではさらにブロック内アドレスを指定するためにアド
レスのビット２７〜２８を使用する。また、タグメモリ
およびデータメモリの横方向のエントリ数（ウェイ数と
いう）は２の構成となっているのでアドレス指定された
セットからは２ウェイ分の情報が読み出される。このう
ちタグメモリ１０から読み出された２ウェイ分のアドレ
ス情報と、図示しないアドレス変換部で仮想アドレスか
ら実アドレスに変換されたデータの実アドレスを比較器
４０、４１で比較し、比較結果をマルチプレクサ５０へ
送る。データメモリ２０の２ウェイから読み出された２
つの８バイトデータは比較器４０、４１のうち一致が検
出された（キャッシュヒットという）ウェイに対応する
方のデータがマルチプレクサ５０で選択され、図示しな
い演算部へ８バイトデータとして送出される。一方、比
較器４０、４１のいずれにおいても一致が検出されなか
った場合（キャッシュミスという）は、キャッシュ内に
アクセスすべきデータが登録されていないことを示し、
図示しない主記憶からデータを読みだして、指定された
セットのいずれか一方のウェイにデータを登録する。登
録すべきウェイの指定方法は本発明の主旨からはずれる
ので説明を省略する。登録するデータはアクセスするデ
ータを含む主記憶上の連続する３２バイトのデータ領域
である。主記憶とメモリインタフェース６０との間は８
バイトのデータ転送であると仮定し、この３２バイト領
域をデータメモリのエントリへ登録するために、メモリ
インタフェース６０は主記憶から連続する３２バイトの
データを４回の８バイトデータ転送で取り込み、順次デ
ータメモリのエントリへ登録する。

【０００４】

【発明が解決しようとする課題】データ処理装置では不
特定多数の応用プログラムが実行される。応用プログラ
ムはそれぞれ処理の性質が異なるためメモリアクセスの
性格もそれぞれ異なる。メモリアクセスの性格が異なる
ため、キャッシュのデータメモリのブロックサイズとキ
ャッシュのヒット率との関係がプログラムによって異な
ることが知られている。従来のキャッシュメモリ装置は
以上のように構成されデータメモリのブロックサイズが
一意に決まっているため、実行するプログラムによって
は不適切なブロックサイズとなり、キャッシュメモリの
性能が低下してしまうという問題点があった。

【０００５】この発明は上記のような問題点を解消する
ためになされたもので、データメモリのブロックサイズ
を可変に設定可能なキャッシュメモリを得ることを目的
としており、さらに、制御プログラムが動的にブロック
サイズを設定できる手段を提供することを目的とする。

【０００６】

【課題を解決するための手段】この発明にかかるキャッ
シュメモリ装置は、ブロックサイズの種類を指定するフ
ラグを設け、このフラグの指定によりキャッシュの構造
の変更を可能としたものである。さらに、今一つの発明
は、このフラグの設定をプログラムにより変更可能とし
たものである。

【０００７】

【作用】この発明によるキャッシュメモリ装置は、ブロ
ックサイズの種類を指定するフラグの指定により、ブロ
ックサイズを変更できるためデータ処理装置で実行する
プログラムに応じてブロックサイズを変更する。また、
今一つの発明では、制御プログラムが応用プログラムの
性質を判定することにより、実行する応用プログラムご
とに最適なブロックサイズを動的に変更する。

【０００８】

【実施例】以下、この発明の一実施例を図について説明
する。図１において、７０はキャッシュメモリのブロッ
クサイズの種類を指定するモードフラグ、８０はタグメ
モリ１０をアドレス指定する際にフラグ７０の指定に応
じてアドレスを修飾するアドレス修飾器である。図２に
おいて１００はタグメモリ１０の中の１エントリを抜き
出してその内容を示したもの、２００はデータメモリ２
０の中の１エントリを抜き出してその内容を示したもの
である。図３はフラグ７０の指定と、キャッシュメモリ
と主記憶内データとの対応を示したものである。１０１
はタグエントリ１００に隣接するタグエントリ、２０１
はデータエントリ２００に隣接するデータエントリ、９
０１、９０２、９０３、９０４は主記憶内のデータブロ
ックである。

【０００９】次に、動作について説明する。図１におい
てフラグ７０の値が”０”のときはアドレス修飾器８０
は入力したアドレス、すなわちアドレスレジスタ３０の
ビット２４〜２６の値に対して変更操作を行わない。し
たがって、タグメモリ、データメモリへの参照は従来例
とまったく同一である。さらに、キャッシュミスした場
合のブロックデータの登録方法も従来例とまったく同一
である。図３の（１）にこの場合のタグメモリ、データ
メモリ、主記憶のデータの関係が示されている。主記憶
上の独立なブロック９０１および９０２がタグメモリ、
データメモリのそれぞれ隣接するエントリに登録されて
いる。逆にいえば、タグメモリ、データメモリのエント
リには独立に主記憶のブロックを登録することができる
ことを示している。

【００１０】一方、フラグの値が”１”のときはアドレ
ス修飾器８０は入力したアドレスの最下位ビット、すな
わちアドレスレジスタ３０のビット２６を強制的に”
０”にリセットしてタグメモリをアドレス指定する。こ
れによりフラグ７０の値が”１”のときはタグメモリは
常に偶数番のセットが指定され、奇数番のセットは使用
されないようにする。データメモリ２０のアドレス指定
は従来例と同様にする。すなわちアドレスレジスタ３０
のビット２６の値によりデータメモリは偶数番あるいは
奇数番のセットが指定される。これにより隣接する偶数
番と奇数番のエントリがペアになって２倍の容量を持つ
１つのブロックを構成することになる。図３の（２）に
この場合のタグメモリ、データメモリ、主記憶のデータ
の関係が示されている。主記憶上の隣接するブロック９
０３および９０４がデータメモリの隣接するエントリ２
００および２０１に登録される。これに対し、タグメモ
リは偶数番のエントリ１００にブロックのアドレスが登
録され、隣接するエントリ１０１は使用しない。図１に
おいてキャッシュをアクセスする場合はタグメモリの偶
数番のセットが読み出され比較器４０、４１で実アドレ
スとの比較を行う。いずれか一方で一致が検出されたら
（キャッシュヒット）比較結果をマルチプレクサ５０に
送り、データメモリから読み出されたデータのうち一致
したウェイのデータを選択して演算部へ送出する。この
ときデータメモリはアドレスレジスタ３０のビット２４
〜２６でセットが指定されるため偶数番または奇数番の
いずれかのデータが読み出されている。

【００１１】キャッシュミスで新たに主記憶のブロック
をデータメモリに登録する場合はフラグ７０の指定によ
りメモリインタフェース６０は従来例の説明で述べた４
回の８バイトデータ転送（バースト転送）を２回連続し
て実行する。この場合、２回のバースト転送は偶数番お
よび奇数番のブロックのペアに対して行われる。転送さ
れた主記憶のブロックのデータは順次偶数番のブロック
データであればデータメモリ２０の偶数番エントリへ、
奇数番のブロックデータであればデータメモリの奇数番
エントリへ登録していく。

【００１２】図４はフラグ７０の設定方法について説明
する図である。図において９１０は高電位（または論理
値”１”）、９１１は低電位（または論理値”０”）を
表している。９１２はスイッチ、９２０はデータ処理装
置を制御するシステム制御装置、９２１は制御バス、９
２２は制御バスとのインタフェース回路、９３０はデー
タ処理装置の中でプログラム実行を行う中央処理装置
（ＣＰＵ）、９３１はメモリバス、９３２はメモリバス
９３１を監視してフラグ７０の設定制御を行うアドレス
デコーダ、９３３は信号線である。図において（１）は
データ処理装置に対して外部からフラグ７０を設定する
方式である。（ａ）は外部スイッチにより設定する方式
を、（ｂ）はシステム制御装置から設定する方式を示し
ている。（ｂ）ではシステム制御装置９２０は制御バス
９２１を介してフラグ７０設定用のコマンドを送出す
る。コマンドの実現方式は本発明とは直接関係しないの
で特に限定はしない。コマンドが送出されるとバスイン
タフェース回路９２２はこれを解釈してフラグ７０設定
用のコマンドであればその指定に従ってフラグ７０に値
を設定する。（１）の方式では、フラグ７０で指定され
るキャッシュメモリのモードはデータ処理装置でのプロ
グラム実行に関係なく固定される。

【００１３】図において（２）はデータ処理装置で実行
するプログラムによりキャッシュメモリのモード設定を
行う方式を示したものである。あらかじめフラグ７０を
操作する命令を定義しておき（この例ではフラグ７０を
メモリマップドＩ／Ｏとして定義し、入出力命令でフラ
グ７０を操作することを想定している）、中央処理装置
がその命令を実行することによりフラグ７０の設定を行
う。中央処理装置９３０の命令を実行するとメモリバス
９３１を監視しているアドレスデコーダ９３２がその命
令の指示を取り込んで解釈し、その指定に基づいてフラ
グ７０のセットを行う。設定されたフラグ７０は信号線
９３３を介して中央処理装置９３０に送られ、キャッシ
ュメモリのモード指定を行う。この方式を用いれば、た
とえばデータ処理装置の制御プログラムがユーザプログ
ラムあるいは応用プログラムの実行を開始させる際に、
それらの処理の性質をあらかじめ解析し、その結果に基
づいてキャッシュのブロック構成を変更させ、最適な構
成とすることが可能となる。処理の性質の異なるプログ
ラムの例としては、オンライントランザクション処理や
大規模科学技術計算などがあげられる。

【００１４】なお、本実施例では８セット×２ウェイ、
３２バイトブロック構成のキャッシュメモリについて説
明を行ったが、他の構成のキャッシュメモリであっても
良い。また、フラグ７０をデータ処理装置のプログラム
で設定する場合フラグ７０をメモリマップドＩ／Ｏとし
て扱ったが、これに限定せず他の実現方法を用いても良
い。さらに、フラグ７０の指定により２種類のブロック
サイズを選択できる例を示したが、より多種類のブロッ
クサイズを指定できるようにしても良い。

【００１５】

【発明の効果】以上のように、この発明によればキャッ
シュメモリのモードフラグを設けてブロックサイズを可
変に設定できるようにしたので、データ処理装置が実行
するプログラムの性質に合わせてキャッシュメモリのブ
ロックサイズを変更できるためキャッシュメモリの利用
効率を向上させることができる。

【図面の簡単な説明】

【図１】この発明の一実施例によるキャッシュメモリ装
置を示すブロツク図である。

【図２】この発明の一実施例によるキャッシュメモリ装
置のタグメモリ内エントリの内容およびデータメモリ内
エントリの内容を示す図である。

【図３】この発明の一実施例によるキャッシュメモリ装
置において、タグメモリ、データメモリおよび主記憶内
データの関連を示す図である。

【図４】この発明の一実施例によるキャッシュメモリ装
置において、発明の特徴となるキャッシュメモリのモー
ドフラグ設定方式を説明した図である。

【図５】従来例によるキャッシュメモリ装置を示すブロ
ック図である。

【符号の説明】

６０ メモリインタフェース回路 ７０ キャッシュメモリのモードフラグ ８０ アドレス修飾器

Claims (2)

【特許請求の範囲】
1. 【請求項１】 キャッシュメモリを有するデータ処理装
   置において、データ処理装置外部より設定可能なモード
   切り替え手段により、キャッシュメモリ内にデータを格
   納する単位であるデータブロックのサイズを指定モード
   によって変更することを特徴とするキャッシュメモリ装
   置。
2. 【請求項２】 データ処理装置が実行するプログラムに
   より、設定可能なモード切り替え手段を備えたことを特
   徴とする、請求項１に記載したキャッシュメモリ装置。