JPS62172451A

JPS62172451A - デ−タ処理装置

Info

Publication number: JPS62172451A
Application number: JP61012211A
Authority: JP
Inventors: Hitoshi Yamazaki; 均山崎
Original assignee: Mitsubishi Electric Corp
Current assignee: Mitsubishi Electric Corp
Priority date: 1986-01-24
Filing date: 1986-01-24
Publication date: 1987-07-29

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】［産業上の利用分野］この発明は、一定サイズのページを単位として仮想記憶
と実記憶との対応付けを管理する仮想記憶方式のデータ
処理装置に関し、特に主記憶装置のページ置換における
ページ枠の使用状況を表わす参照ビットの管理能力を向
上させたデータ処理装置に関するものである。

［従来の技術］従来より、この種のデータ処理装置において、主記憶装
置の内容の一部を記憶するデータキャッシュを備え、且
つ主記憶装置側に各ページ対応にその内容の保護及び参
照変更の記録を行うための主記憶キーを設けることは周
知である。そして、この主記憶キーは主記憶装置内のデ
ータに対する保護及び参照更新の記録を目的としており
、主記憶装置内の一定サイズ（通常は４にバイト単位）
のページ枠に対応して設けられている。

第４図はこの種のデータ処理装置に用いられる一般的な
主記憶キーの構成を示すプロ・ンク図であり、図におい
て、（３０）は主記憶キーである。　（３１）は記憶保
護キー、（３２）は読出し保護ビット即ちＦビット、（
３３）は参照ビット即ちＲビット、（３４）は変更ビッ
ト即ちＣビットであり、これらは主記憶キー（３０）を
構成している。

一方、データ処理装置（図示せず）においては、オペレ
ーティングシステムがページ置換のために一定時間毎に
ベージングアルゴリズムを起動し、主記憶装置（図示せ
ず）の全ページ枠に対応するＲビット（３３）を検査す
ることにより一定時間におけるページ枠の使用状況を管
理している。従って、ページ置換の要求に対しては、最
も使用頻度の小さいページ枠を置換の対象とするように
なっている。

このとき、Ｒビットを検査するための命令としては、中
央処理装置内の演算装置（図示せず）から出力されるＲ
ＲＢ（リセットリファレンスビット）命令が用いられ、
このＲＲＢ命令は成るページ枠を特定し、そのページ枠
に対応するＲビット（３３）及びＣビット（３４）の状
態を条件コードに反映すると共に、Ｒビット（３３）を
「０」にする機能を持っている。

データキャッシュを備え且つ主記憶装置側に主記憶キー
を有する従来のデータ処理装置は上記のように構成され
、参照したいデータがデータキャッシュ内に存在する場
合は、主記憶装置はアクセスされないようになっている
。

［発明が解決しようとする問題点］従来のデータ処理装置は以上のように、９照したいデー
タがデータキャッシュ内に存在する場合は、主記憶装置
がアクセスされず、そのＲビット（３３）及びＣビット
（３４）が更新されないので、オペレーティングシステ
ムにおけるベージングアルゴリズムに対して正しくＲビ
ット（３３）が反映されず、使用頻度の大きいページ枠
が置換されてしまう可能性があり、仮想記憶システムに
おける処理性能が低下するという問題点があった。

この発明は上記のような問題点を解決するためになされ
たもので、ＲＲＢ命令の条件コードに反映されるＲビッ
トの値が、対応するページ枠内のデータに対する参照の
発生を正しく反映することのできるデータ処理装置を得
ることを目的とする。

［問題点を解決するための手段］この発明に係るデータ処理装置は、中央処理装置内に、
Ｒビット及びＣビットの一部を記憶する参照変更情報バ
ッファを設けたものである。

［作用〕この発明においては、参照要求のあったページ枠に対応
するＲビット及びＣビットが参照変更情報バッファ内に
存在する場合はその参照変更情報バッファ内のＲビット
及びＣビットを変更し、参照変更情報バッファ内の成る
エントリを置換する場合はその参照変更情報バッファ内
のＲビット及びＣビットを主記憶キーに書き込み且つ新
しく参照要求のあったページ枠に対応するＲビット及び
Ｃビットを主記憶キーからロードし、又、ＲＲＢ命令に
おいて指定されるページ枠アドレスに対応するＲビット
及びＣビットが、参照変更情報ノ（・ノファ内に存在す
る場合はその参照変更情報）（・ｙファを、参照変更情
報バッファ内に無い場合は主記憶キーをアクセスする。

［実施例］以下、この発明の一実施例を図について説明する。第１
図はこの発明の実施例を示すブロック図であり、（１）
は主記憶装置である。（２）はデータを記憶する複数の
ページ枠からなる主記憶データ記憶部、（３）は主記憶
データ記憶部（２）内の各ページ枠に対応した主記憶キ
ー（３０）（第４図参照）を格納する主記憶キー記憶部
、（４）は主記憶装置（１）を制御する主記憶制御部で
あり、これらは主記憶装置（１）を構成している。

（５）はバス（１０）を介して主記憶装置（１）と接続
された中央処理装置である。（６）は主記憶データ記憶
部（２）内のデータの一部をブロック単位に記憶するデ
ータキャッシュ、（７）は主記憶キー記憶部（３）内の
Ｒビット（３３）及びＣビット（３４）の一部を記憶す
る参照変更情報バッファ、（８）は仮想記憶アドレスか
ら実記憶アドレスへの変換を高速に処理するためのアド
レス変換バッファ、（９）は命令の処理を行う演算装置
であり、これらは中央処理装置（５）を構成している。

又、第２図は第１図内の参照変更情報バッファ（７）の
構成を示すブロック図であり、（１１）はアドレス変換
バッファ（８）から入力されるページ枠アドレス（８ａ
）を格納するページ枠アドレスレジスタである。　（１
２）はエントリ（１３）を記憶するバッファ記憶部であ
り、ページ枠アドレス（８ａ）の一部（ｌｌａ）に対し
２つのエントリ（１３）が指定されるようになっている
。

エントリ（１３）はページ枠アドレス（８ａ）の構成と
対応しており、第３図のブロック図のように構成されて
いる。　（２１）はページ枠アドレス（８ａ）のうちバ
ッファ記憶部（１２）をアドレスするのに使用されない
残りの部分（ｌｌｂ）に対応する部分、即ちＰＦＡ（ペ
ージフレームアドレス）である、又、（２２）はＲビッ
ト、（２３）はＣビットであり、それぞれ主記憶キー（
３０）　（第４図参照）内のＲビット（３３）及びＣピ
ッ）　（３４）に対応している。　（２４）はエントリ
（１３）が有効であることをオン状態により示すＶビッ
トである。

（１４）及び（１５）は比較器であり、それぞれページ
枠アドレスの一部（ｌ１ｍ）により指定された２つのエ
ントリ（１３）内のページ枠アドレス情報即ちＰＦＡ（
２１）とページ枠アドレスの残りの部分（１ｌ　ｂ）と
を比較し、比較対象が等しく且つ対応するエントリ（１
３）中のＶビット〈２４）がオンのとき、一致検出信号
（１４ａ）又は（１５ａ）を出力するようになっている
。

（１６）は一致検出信号（１４ａ）又は（１５ａ）に従
って比較器（１４）又は（１５）において一致が検出さ
れた方のエントリ（１３）中のＲビット（２２）及びＣ
ビット（２３）を選択的に出力するセレクタ、（１７）
はセレクタ（１６）からの出力信号（１６＆）を格納し
演算装置（９）に出力するＲＣビットレジスタ、（１８
）は一致検出信号（１４ａ）又は（１５ａ）を通過させ
るオア回路、（１９）はオア回路（１８）を介した一致
検出信号（１４ｍ）又は（１５ｍ）が入力され、一致が
検出されたエントリ（１３）のＲビット＜２２）及びＣ
ビット（２３）を変更するＲＣビット変更手段である。

次に、第１図乃至第４図を参照しながら、この発明の一
実施例の動作について説明する。

演算装置（９）から主記憶データ記憶部（２）内のデー
タに対する参照要求が発行されると、この要求アドレス
はアドレス変換バッファ（８）において仮想アドレスか
ら実アドレスへと変換され、この実アドレス中のページ
枠アドレス（８ａ）は、参照変更情報バッファ（７）内
のページ枠アドレスレジスタ（１１）に格納される。

そして、ページ枠アドレス（８ａ）の一部（ｌｌａ）に
よりバッファ記憶部（１２）内の２つのエントリ（１３
）が同時に読み出され、ページ枠アドレス（８ａ）の残
りの部分（ｌｌｂ）と２つのエントリ（１３）中のＰ　
Ｆ　Ａ　（２１）とがそれぞれ比較器（１４）及び（１
５）により比較される。同時に、Ｖビット（２４）のオ
ン状態も検出され、この比較の結果、２つのエントリ（
１３）中のＰＦＡ（２１）のどちらかで一致が検出され
、一致検出信号（１４ａ）又は（１５ａ）がオア回路（
１８）を介してＲＣビット変更手段（１９）に入力され
る。これにより、ＲＣビット変更手段（１９）は変更信
号（１９ｍ）を出力し、一致が検出されたエントリ（１
３）のＲビット（２２）及びＣビット（２３）に対して
、演算装置（９）からの参照要求（９ａ）の種類に応じ
た変更を行う。

又、比較の結果、両方の比較器（１４）及び（１５）に
おいて不一致となった場合には、一方のエントリ（１３
）が選択され、そのエントリ（１３）に主記憶キー記憶
部（３）から主記憶キー（３０）内のＲビット（３３）
及びＣビット（３４）が転送される。つまりこの場合、
２つのエントリ（１３）のうちｖビット（２４）がオフ
状態のエントリ（１３）が１つあればそのエントリ（１
３）が選択され、２つあればどちらか一方が選択される
。又、■ビット（２４）が２つともオン状態の場合は、
どちらか一方を主記憶キー記憶部（３）にスワップアウ
トすることにより転送が行なわれる。尚、この転送手順
及び制御回路に関しては、バッファ記憶部（１２）が一
般的なセットアソシアティブ形であることから明らかな
ので図示しない。

一方、演算装置（９）からＲＲＢ命令が発行された場合
に、比較器（１４）又は（１５）で一致が検出されると
、ＲＣビット変更手段（１９）が変更信号（１９ｍ）を
出力し、一致したエントリ（１３）中のＲビット（２２
）をｒ□、にする一方、そのエントリ（１３）中のＣビ
ット（２３）と変更前のＲビット（２Ｚ）とを、ＲＣビ
ットレジスタ（１７）を介して演算装置（９）に送る。

従って、ＲＲＢ命令の条件コードに、ページ枠に対応す
るＲビット（２２）　（（３３）　’）及びＣビット（
２３）　（（３４））の状態が反映される。又、比較器
（１４）及び（１５）で一致が検出されれない場合は、
主記憶キー記憶部（３）を直接アクセスすることにより
Ｒビット（２２）及びＣビット（２３）を読み出し、演
算装置（９）において条件コードへの反映を行う。

［発明の効果］以上のようにこの発明によれば、中央処理装置内に参照
変更情報バッファを設け、ページ枠内のデータに対する
参照要求の発生を、ＲＲＢ命令の条件コードを反映した
Ｒビットに正しく反映させて、ページ置換時には最も使
用頻度の低いページが置換されるように構成したので、
データキャッシュによる参照要求性能向上作用を損なう
ことなく、仮想記憶システムにおける処理性能低下を防
ぐことが可能なデータ処理装置が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明の一実施例を示すブロック図、第２図
は第１図中の参照変更情報バッファの構成を示すブロッ
ク図、第３図は第２図中のエントリの構成を示すブロッ
ク図、第４図は一般的な主記憶キーの構成を示すブロッ
ク図である。（１）・・・主記憶装置（２）・・・主記憶データ記憶部（３）・・・主記憶キー記憶部（５）・・・中央処理装置（６）・・・データキャッシュ（７）・・・参照変更情報バッファ（８）・・・アドレス変換バッファ（８＆）・・・ページ枠アドレス（９）・・・演算装置　　　　（９＆）・・・参照要求
（１１）・・・ページ枠アドレスレジスタ（１２）・・
・バッファ記憶部　（１３）・・・エントリ（１４）、
（１５）・・・比較器（１４ｍ）、（１５ａ）・・・一致検出信号（１６）・
・・セレクタ　　　　（１６ａ）・・・出力信号（１７
）・・・ＲＣビットレジスタ（１９）・・・ＲＣビット変更手段（１９ａ）・・・変更信号（２１）・・・ＰＦＡ（バッファ記憶部のアドレスに使
用されない部分）（２２）・・・エントリ内のＲビット（２３）・・・エントリ内のＣビット（２４）・・・Ｖビット（３０）・・・主記憶キー（３
３）・・・主記憶キー内のＲビット（３４）・・・主記
憶キー内のＣビット尚、図中、同一符号は同−又は相当
部分を示す。手続補正書（自発） ■召へ１．屯、　月。　日

Claims

【特許請求の範囲】

（１）主記憶装置と、この主記憶装置内に設けられデー
タを記憶するための複数のページ枠からなる主記憶デー
タ記憶部と、前記主記憶装置内に設けられ前記データを
保護及び参照変更の記録を行うためのＲビット及びＣビ
ットを含む主記憶キーを格納する主記憶キー記憶部と、
前記主記憶装置に接続された中央処理装置と、この中央
処理装置内に設けられ命令の処理を行うための演算装置
と、前記中央処理装置内に設けられ仮想記憶アドレスか
ら実記憶アドレスへの変換を行うアドレス変換バッファ
と、前記中央処理装置内に設けられ前記データの一部を
ブロック単位に記憶するデータキャッシュと、前記中央
処理装置内に設けられ前記Ｒビット及びＣビットの一部
を記憶する参照変更情報バッファとを備えたことを特徴
とするデータ処理装置。
（２）参照変更情報バッファは、前記演算装置からの参
照要求によりページ枠アドレスを出力するアドレス変換
バッファと、前記ページ枠アドレスを格納するページ枠
アドレスレジスタと、前記ページ枠アドレスの一部によ
り２つのエントリが指定されるバッファ記憶部と、前記
２つのエントリ内の前記ページ枠アドレスの残りの部分
に対応する部分をそれぞれ前記ページ枠アドレスの残り
の部分と比較する２つの比較器と、これら比較器からの
一致検出信号により前記２つのエントリの一方のＲビッ
ト及びＣビットを選択するセレクタと、このセレクタの
出力信号を格納して前記演算装置に出力するＲＣビット
レジスタと、前記一致検出信号により前記２つのエント
リの一方のＲビット及びＣビットを前記参照要求に応じ
て変更するためのＲＣビット変更手段とからなることを
特徴とする特許請求の範囲第１項記載のデータ処理装置
。
（３）バッファ記憶部内の各エントリは、それぞれのエ
ントリが有効であるか否かを示すＶビットを有し、該当
するエントリのＶビットがオン即ちそのエントリが有効
のときのみ、対応する比較器から一致検出信号が出力さ
れることを特徴とする特許請求の範囲第２項記載のデー
タ処理装置。