JPS60220975A - ＧａＡｓ電界効果トランジスタ及びその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の技術分野〕 本発明は、ＧａＡＳを用いて構成されるｐｎ接合ゲート
構造の電界効果トランジスタ（Ｊ−Ｆ　ＥＴ）及びその
製造方法に関する。

〔発明の技術的背景とその問題点〕

従来より、ＧａＡｓ結晶基板を用いたＪ−ＦＥＴが知ら
れている。その代表的な製造方法は次の通りである。ま
ず、半絶縁性ＧａＡ４３Ｗ板にイオン注入法によりｎ型
活性層を形成する。次に基板表面を絶縁膜で覆い、これ
をエツチングしてゲート部分に開口を持つマスクを形成
する。そして、Ｚｎなどのアクセプタ不純物を含む金属
蒸気中において高湿熱処理することにより、Ｚｎをｎ型
活性層に拡散してｐｎ接合を形成し、その後ｐ型層にゲ
ート電極を形成する。

この方法においては、Ｚｎを高温で拡散する際にＧａＡ
Ｓ基板中のＡｓの解離を抑制するために、例えば金属蒸
気中にＡｓを含ませることが必要である。このためｐｎ
接合の深さの制御がむずかしい。特に、接合深さの制御
性として０．１μｍ程度の高精度が要求されるエンハン
スメント型Ｊ−ＦＥＴは、この方法では再現性よく作る
ことが困難である。

ＧａＡＳ基板中のＡＳの解離を防止するため、Ｚｎをイ
オン注入し、その後熱処理することによりｐｎ接合を形
成することも試みられている。しかしこの方法でも、熱
処理工程でＺｎの再拡散が生じるため、制御性よく浅い
ｐｎ接合を形成することは難しい。

またいずれの方法でも、ゲート抵抗を小さくするために
ｐ型層に金属膜によるゲート電極を形成することが必要
である。従来はこのゲート電極をフォトリソグラフィに
より形成しているが、この場合マスクあわせの余裕を必
要とするため、第１図のような構造となる・。１１が半
絶縁性ＧａＡｓ基板、１２がｎ型活性層、１３がｐ型層
、１４が絶縁膜、１５がゲート電極である。図のように
ゲート電極１５は絶縁膜１４上に一部重なった状態にな
る。このためゲートに不要な奇生容量が入り、Ｊ’−Ｆ
ＥＴの高速動作を妨げる原因となる。

〔発明の目的〕

本発明は上記した問題を解決し、簡単な工程で優れた素
子特性を得ることを可能としたＧａＡＳを用いたＪ−Ｆ
ＥＴ及びその製造方法を提供することを目的とする。

〔発明の概要〕

本発明にがかるＪ−ＦＥＴは、ｎ型活性層が形成された
ＧａＡＳ基板に■族元素を含むゲート電極が形成され、
このゲート電極直下にゲート電極に自己整合されてｐ型
層が形成された構造を有する。

本発明の方法は、゛ｎ型活性層が形成されたＧａＡＳ基
板にｎ型不純物としての■族元素を含む高融点ゲート電
極材料膜を形成し、このゲート電極材料膜をパターニン
グしてグー１〜電極を形成した後、熱処理をしてゲート
電極中の■族元素を基板に拡散させてｐ型層を形成する
。

〔発明の効果〕

本発明によるＪ−ＦＥＴは、ゲート領域のｐ型層とゲー
ト電極とが自己整合された構造を有するため、ゲート抵
抗が十分に小さく、且つ不要な寄生容量が入らないため
、優れた素子特性を示す。

また本発明の方法によれば、パ・ターニングされたゲー
ト電極を固相拡散源としてｐ型層を形成するから、ｐ型
層形成とゲート電極形成を別々の工程で行なう従来の方
法に比べて、工程が簡単であり、ショットキー・グー１
〜型ＦＥＴと同程度の工程数でＪ−ＦＥＴを作ることが
できる。また固相拡散を利用するから、浅いｐｎ接合を
制御性よく形成することができる。またゲート領域のｐ
型層とゲート電極が自己整合されるため、ゲート抵抗の
低減、寄生容量の低減が図られ、優れた素子特性が得ら
れる。

〔発明の実施例〕

本発明の実施例を第２図を参照して説明する。

Ｃｒドープの半絶縁性ＧａＡＳ基板２１に３ｉをイオン
注入してｎ型活性層２２を形成する。イオン注入条件は
、例えば加速エネルギー１００Ｋｅｖ、ドーズ１３Ｘ１
０１２／ｃｄとし、その後、ＡＳ雰囲気中で８５０℃、
１５分のキャップレスアニールを施す。この後ｎ型活性
層２２の表面にゲート電極材料膜としてＺｎを５％含む
Ｗ膜２３を約２０ｏＯ人形成する（ａ）。このＷ膜２３
の形成は、ＷとＺｎの粉末混合物をホラ１〜プレスして
１ｑられたターゲットを用いたＲＦスパッタリングによ
る。この後、Ｗ膜２４上全面にＣＶＤ法によりＳｉＯ２
膜２４膜上４し、次いでホトリソグラフィによりゲート
領域にレジストマスクを形成する（ｂ）。そしてプラズ
マエツチングによりＳｉＯ２膜２４膜上４Ｗ膜２３をエ
ツチング′した後、Ｓｉをイオン注入してソース、ドレ
イン領域にイオン注入層２６．２７を形成する（Ｃ）。

この時のイオン注入条件は、例えば加速エネルギー１５
０ＫｅＶ、ドーズ量５×１０１３／Ｃｄとする。

この後ＳｉＯ２膜２４およびレジストマスク２５を除去
し、基板全面にＰＳＧ膜２８を堆積して約８００℃、約
３０分の熱処理を施す。これによりゲート電極としてパ
ターニングされたＷ膜２３中のｚｎが基板に拡散されて
ｐ型層２９が形成され、同時にソース、ドレイン領域に
注入されたＳ１イオンが活性化されてｎ＋層２６”、２
７−が形成される（ｄ）この後、ＰＳＧ膜２８にコンタ
クトホールを開け、ソース、ドレイン領域にＡｕＱｅ／
Ｎ＋からなるオーミック電極３０．３１を形成する（ｅ
）。

このようにして、非常に簡単な工程で自己整合型のＪ−
ＦＥＴが得られる。このＪ−ＦＥＴは、ゲート領域のｐ
型層とゲータ電極が自己整合されて形成されているため
、ｐ型層が浅くてもゲート抵抗は十分小さく、また不要
な寄生容量が入らないため優れた素子特性が得られる。

前述の熱処理工程は不純物の活性化とゲート電極からの
Ｚｎの拡散のために行なうものであるから、最低限６０
０℃以上を必要とする。熱処理温度の上限はゲート電極
材料の融点やｎ型活性層の不純物再拡散等を考慮して決
められる。好ましい熱処理温度範囲は６００〜８００℃
である。この熱処理湿度と時間を制御することによって
、ゲート領域のｐｎ接合深さを高精度に制御することが
できる。本実施例では、しきい値＋〇、０８Ｖのエンハ
ンスメント型Ｊ−ＦＥＴを得ることができた。また本実
施例の場合、ゲート抵抗は殆どＷ膜で決まり、２０μｍ
ｘ１．５μｍのゲート寸法で３４Ωであった。

上記実施例では、ゲート電極林料膜としてｚｎを含むＷ
膜を用いたが、Ｗの他にＭｏ、Ｔａなどの高融点金属ま
たはそのシリサイドやナイトライドを用いることができ
る。またｐ型不純物としてＺｎの他にＢｅ、ＭＯなどの
■族元素を用いることができる。

また上記実施例では、ｐ型不純物を含むターゲットを作
ってこれをスパッタリングしたが、高融点金属またはそ
のシリサイド若しくはティ１−ライドからなるターゲッ
トと■族元素からなるターゲットを別々に一つのスパッ
タ装置内に用意し、これらのターゲットからの同時スパ
ッタリングによりゲート電極材料膜を形成してもよい。

またターゲットに予めｐ型子ｌｌ１ｌ物を含ませておく
上記実施例では、ターゲットの組成が得られるＪ−ＦＥ
Ｔの特性に大きく影響する。例えば、ターゲット中のｐ
型不純物の分布の不均一性は得られるＪ−ＦＥＴの特性
のばらつきの原因となる。

特にエンハンスメント型Ｊ−ＦＥＴを作る場合は、ター
ゲット中のｐ型不純物量の不均一性がしきい値制御上大
きな問題となる。

この点を解決するには、スパッタリングによりＷ膜等を
被着した後、イオン注入によりこれにｐ型不純物をドー
プする方法が有効である。この方法を用いた実施例を簡
単に説明する。先の実施例と同様に半絶縁性ＧａＡｓ基
板にｎ型活性層を形成した後、その表面に純粋なＷ膜を
スパッタリングにより２０００人堆積した。次いでＭＯ
イオンを加速エネルギー１５０ＫｅＶ、ドーズ量５×１
０”／ｃｔＡの条件でイオン注入した。この条件では、
ｔｖｌイオンはＷ膜を突抜けることなく、全てｗｉ中に
止まっている。Ｍｇイオンを選んだ理由は、Ｚｎよりも
質量が小さく、通常のイオン注入装置（最大加速エネル
ギー２００ＫｅＶ）でＷ膜中に深く注入することができ
るからである。同様の理由でこのイオン注入を利用する
場合に、■族元素としてＢｅを用いることも有用である
。Ｗ、ｌｌｌ中に注入されたＭＣＩイオンは熱処理によ
りｎ型活性層に拡散され、先の実施例と同様のＪ−ＦＥ
Ｔが得られた。ＭＣＩの拡散速度はＺｎのそれより大き
く、先の実施例に比べ”て１／２程度の短い熱処理時間
で先の実施例のＪ−ＦＥＴと同程度のしきい値が得られ
た。この方法では、Ｊ−ＦＥＴの特性の再現性が極めて
良好であった。これは、イオン注入による不純物量の制
御が正確に行われるためと考えられる。

以上の説明では、専ら半絶縁性Ｑａ、Ａ、ｓ基板を用い
たが、本発明は、ｐ型ＱａＡｓ基板を用いてＪ−ＦＥＴ
を作る場合にも有効である。

【図面の簡単な説明】

第１図は従来のＧａＡＳを用いたＪ−ＦＥＴのゲート電
極構造を示す図、第２図は本発明の一実施例のＪ−ＦＥ
Ｔの製造工程を説明するための図である。 ２１・・・半絶縁性ＧａＡＳ基板、２２・・・ｎ型活性
層、２３・・・ｚｎｎ含有膜膜ゲート電極材料Ｍｌ＞、
２４・・・ＳｉＯ２１ｔ！！、２５・・・レジストマス
ク、２６゜２７・・・３ｉイオン注入層、２６−．２７
−・・・高温ｇｎ型層（ソース、ドレイン領域）、２８
・・・ＰＳＧ膜、２９・・・ｐ型層（ゲート領域）。 出願人代理人　弁理士　鈴江武彦 第１図 ５ 第２図 第２図

Claims (1)

1. 【特許請求の範囲】 （１）ｎ型活性層が形成されたＧａＡＳ基板と、この基
   板の活性層表面に互いに離間して設けられた高濃度ｎ型
   のソース、ドレイン領域と、このソース、トレイン領域
   間の基板上Ｉ、Ｉ設けられた■族元素を含むゲート電極
   と、このゲート電極直下の活性層内にゲート電極と自己
   整合されて設けられたｐ型層とを具備したことを特徴と
   するＧａＡｓ重界効果トランジスタ。 （２）前記ゲート電極は、Ｔａ、ｔｖｌｏ、Ｗまたはこ
   れらのシリサイド若しくはナイトライドに■族元素とし
   てＢｅ、　ＭｇまたはＺｎを含むものである特許請求の
   範囲第１項記載のＧａＡｓ電界効果１ヘランジスタ。 （３）ｎ型活性層が形成されたＱａ７１１．ｓ基板に■
   族元素を含むゲート電極材料膜を形成する工程と、この
   ゲート電極材料膜をパターニングしてゲート電極を形成
   する工程と、この後熱処理をして前記ゲート電極中の■
   族元素を基板に拡散さけて前記ｎ型活性層表面にｐ型層
   を形成する工程と、ソース、ドレイン領域に高濃度ｎ型
   層を形成する工程とを備えたことを特徴とするＧａＡｓ
   電界効果ｉ〜ランジスタの製造方法。 く４）前記熱処理は、基板全面を絶縁膜で覆った状態で
   ６００〜８００℃で行なう特許請求の範囲第３項記載の
   ＧａＡＳ電界効果トランジスタの製造方法。 （５）前記ゲート電極材料膜は、Ｔａ、Ｍｏ、Ｗまたは
   これらのシリサイド若しくはナイトライドに■族元素と
   してＢｅ、ＭｏまたはＺｎを含むものである特許請求の
   範囲第３項記載のＧａＡｓ電界効果１ヘランジスタの製
   造方法。 （６）前記ゲート電極材料膜を形成する工程は、高融点
   金属またはそのシリサイド若しくはナイトライドと■族
   元素の粉末混合物をホットプレスして得られたターゲッ
   トを用いてスパッタリングを行なうものであるである特
   許請求の範囲第３項記載のＧａＡＳ電界効果トランジス
   タの製造方法。 （７）前記ゲート電極材料膜を形成する工程は、高融点
   金属またはそのシリサイド若しくはナイトライドからな
   るターゲットと■族元素からなるターゲットから同時に
   スパッタリングを行なうものである特許請求の範囲第３
   項記載のＧａＡＳ電界効果トランジスタの製造方法。 （８）前記ゲート電極材料膜を形成する工程は、高融点
   金属またはそのシリサイド若しくはナイトライドからな
   る薄膜を被着する工程と、この薄膜中に■族元素をイオ
   ン注入する工程とからなる特許請求の範囲第３項記載の
   ＧａＡＳ電界効果トランジスタの製造方法。 （９）前記ソース、ドレインに高濃度ｎ型層を形成する
   工程は、前記熱処理を行なう前に前記ゲート電極をマス
   クとしてｎ型不純物をイオン注入し、前記熱処理により
   注入不純物を活性化するものである特許請求の範囲第３
   項記載のＧａＡＳ電界効果トランジスタの製造方法。