JPS58138068A - 相補型ｍｏｓ半導体装置の製造方法 - Google Patents
相補型ｍｏｓ半導体装置の製造方法Info
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- JPS58138068A JPS58138068A JP57020110A JP2011082A JPS58138068A JP S58138068 A JPS58138068 A JP S58138068A JP 57020110 A JP57020110 A JP 57020110A JP 2011082 A JP2011082 A JP 2011082A JP S58138068 A JPS58138068 A JP S58138068A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/80—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs
- H10D84/82—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components
- H10D84/83—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D12/00 or H10D30/00, e.g. integration of IGFETs of only field-effect components of only insulated-gate FETs [IGFET]
- H10D84/85—Complementary IGFETs, e.g. CMOS
- H10D84/859—Complementary IGFETs, e.g. CMOS comprising both N-type and P-type wells, e.g. twin-tub
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は相補１１１ＭＯ８半導体装置の製造方法に関す
る。
る。
微細な相補１１ＭＯ８半導体装置（以下、０ＭＯ８と称
す）の製造技術において、例えば「型半導体１板にｍ−
ウエル領域とれ一ウェル領域を自己整合的に形成する必
要がある。かかる方法の一つとして、従来、以下に説明
する“Ａｎ ＝Ａｌｌ ＋＋Ｉｍｐ ｌ ａｎ ｔ ａ
ｄ ＣＣＤ７０ＭＯ８Ｐ ｒｏｃｅｓ ａ ” Ｄ＠Ｗ
Ｉ ＴＴ ＯＮＧ。
す）の製造技術において、例えば「型半導体１板にｍ−
ウエル領域とれ一ウェル領域を自己整合的に形成する必
要がある。かかる方法の一つとして、従来、以下に説明
する“Ａｎ ＝Ａｌｌ ＋＋Ｉｍｐ ｌ ａｎ ｔ ａ
ｄ ＣＣＤ７０ＭＯ８Ｐ ｒｏｃｅｓ ａ ” Ｄ＠Ｗ
Ｉ ＴＴ ＯＮＧ。
ＩＮ” Ｔｒａｍｓ 、 ＥＤ ＶｏＬ 、 ＥＤ−２
８ＮＯ１、Ｊａｎ。
８ＮＯ１、Ｊａｎ。
１９８１ ｍ１６に発表されている方法が知られてい
る。
る。
即ち、第１図（、）に示す如く、ｎ−１１１シリコン基
板１上に薄い難化膜１を形成し、更に鎖酸化膜２上に選
択的に電化シリコンパターン３を形成した後、該ノぐタ
ーン１をマスクとして鵡型不純物を劾−型シリコン基板
１にイオン注入してｎ型イオｙ注入領域４を形成する。
板１上に薄い難化膜１を形成し、更に鎖酸化膜２上に選
択的に電化シリコンパターン３を形成した後、該ノぐタ
ーン１をマスクとして鵡型不純物を劾−型シリコン基板
１にイオン注入してｎ型イオｙ注入領域４を形成する。
つづいて、窒化シリコンＷｓ／＃ターン１を耐酸化性マ
スクとして高温酸素Ｓ囲気中で熱酸化処理を施して厚い
酸化膜５を形成する（第１図（ｂ）図示）、ひきつづき
、窒化シリコンノ々ターン１を除去した後、厚い鹸化膜
５をマスクとしてｐｍｉ不純物を薄い酸化膜２を通して
基板１にイオン注入し、ｐＨイオン注入領域−を形成す
る（第１図（Ｇ）図示）。
スクとして高温酸素Ｓ囲気中で熱酸化処理を施して厚い
酸化膜５を形成する（第１図（ｂ）図示）、ひきつづき
、窒化シリコンノ々ターン１を除去した後、厚い鹸化膜
５をマスクとしてｐｍｉ不純物を薄い酸化膜２を通して
基板１にイオン注入し、ｐＨイオン注入領域−を形成す
る（第１図（Ｇ）図示）。
次いで、島処通を施して各イオン注入領域４゜６を活性
化（拡散）して基板１表面にｎ−ウェル領域１、ｐ−ウ
ェル領域８を形成する（第１図（ｄ）図示）。
化（拡散）して基板１表面にｎ−ウェル領域１、ｐ−ウ
ェル領域８を形成する（第１図（ｄ）図示）。
しかしながら、上記方法にあってはａｌｌ不純物のイオ
ン注入マスクとして働らく厚い酸化膜５を、窒化シリコ
ンパターン１をマスクとして高温長時間の熱酸化により
形成するため、窒化シリコンとシリコンとの熱膨張係数
の羞による応力発生に伴なう転位や酸化による０８Ｆ、
シリコン基板上のオキシナイトライドの発生等の欠陥を
招く。
ン注入マスクとして働らく厚い酸化膜５を、窒化シリコ
ンパターン１をマスクとして高温長時間の熱酸化により
形成するため、窒化シリコンとシリコンとの熱膨張係数
の羞による応力発生に伴なう転位や酸化による０８Ｆ、
シリコン基板上のオキシナイトライドの発生等の欠陥を
招く。
本発明は特性の良好なｐ−フェル領域、鵬−クエル領域
を自己整合的に形成し得る相補ＩＩＭ０８半導体装置の
製造方法を提供しようとするものである。
を自己整合的に形成し得る相補ＩＩＭ０８半導体装置の
製造方法を提供しようとするものである。
本発明は半導体基板上に被酸化性材料層を形成し、この
材料層上に耐酸化性材料／４ターンな選択的に形成し、
このパターンをマスクとして第１導電製の不純物をイオ
ン注入した後、誼パターンな耐峻化性マスクとして被酸
化性材料層を選択酸化し、更に前記／４’ターン及びそ
の下の被酸化性材料層部分を除去し、ひきつづき遥択瞭
化課をマスクと・して第２導Ｉｌｌ型の不純物をイオン
注入することにより、基板への欠陥発生を招（ことなく
同基板にｐ−ウェル領域とｎ−ウェル領域を形成するこ
とを骨子とするものである。
材料層上に耐酸化性材料／４ターンな選択的に形成し、
このパターンをマスクとして第１導電製の不純物をイオ
ン注入した後、誼パターンな耐峻化性マスクとして被酸
化性材料層を選択酸化し、更に前記／４’ターン及びそ
の下の被酸化性材料層部分を除去し、ひきつづき遥択瞭
化課をマスクと・して第２導Ｉｌｌ型の不純物をイオン
注入することにより、基板への欠陥発生を招（ことなく
同基板にｐ−ウェル領域とｎ−ウェル領域を形成するこ
とを骨子とするものである。
上記被酸化性材料層は選択酸化により第２導電型の不純
物のマスクとして用いる厚い酸化膜を形成するために利
用される。かかる被酸化性材料としては、例えば多結晶
シリコン、もしくはリン、砒素、）ドロンなどの不純物
が高濃度ドーグされた多結晶シリコン、域いはモリブデ
ンシリサイド、タングステンシリサイド、タンタルシリ
サイドなどの金ｈ４臭化物等を挙げることができる。な
お、この材料層を半導体基板上に形成するにあたっては
、鹸化膜な介し゛〔４」材層を形成しても・よい。この
ように基板とｂ料を−の間に酸化膜を介在させることに
より、特に材料層として高濃度不純物ドーグ多結晶シリ
コン層を用いた場合、選択酸化時に該多結晶シリコン層
中の不純物が基板中に拡散１−るのを該酸化膜により防
止できる利点な有゛４−る。また、杓料屓として多結晶
シリコン層もしくは不純物ドーノ結晶シリコン層を用い
、この残存灸結晶シリコン層をエツチングするに際して
も、餉記酸化秋が基板に対するエツチングストッパとし
て作用する。
物のマスクとして用いる厚い酸化膜を形成するために利
用される。かかる被酸化性材料としては、例えば多結晶
シリコン、もしくはリン、砒素、）ドロンなどの不純物
が高濃度ドーグされた多結晶シリコン、域いはモリブデ
ンシリサイド、タングステンシリサイド、タンタルシリ
サイドなどの金ｈ４臭化物等を挙げることができる。な
お、この材料層を半導体基板上に形成するにあたっては
、鹸化膜な介し゛〔４」材層を形成しても・よい。この
ように基板とｂ料を−の間に酸化膜を介在させることに
より、特に材料層として高濃度不純物ドーグ多結晶シリ
コン層を用いた場合、選択酸化時に該多結晶シリコン層
中の不純物が基板中に拡散１−るのを該酸化膜により防
止できる利点な有゛４−る。また、杓料屓として多結晶
シリコン層もしくは不純物ドーノ結晶シリコン層を用い
、この残存灸結晶シリコン層をエツチングするに際して
も、餉記酸化秋が基板に対するエツチングストッパとし
て作用する。
上記耐酸化性Ｉ料パターンの形成手段とし°Ｃは、例え
ば被酸化性材料層上に直接窒化シリコン膜を推秘し７、
光蝕刻法で作られたレジスト・ゼターンをマスクとして
ノ量ターニングし電化シリコンからなるノ譬ターンを形
成する方法、被酸化性材料層上に酸化膜、窒化シリコン
膜を順次形成し、これらを光蝕刻法で作られたレジスト
パターンをマスクとしてノ譬ター二ンダして２層構造ａ
？ターンを形成する方法等を挙げることができる。なお
、この耐酸化性材料７寸ターンを形成する際に用いたレ
ジストＩ９ターンを第１導電鷹の不純物のイオン注入マ
スクとして用いてもよい。
ば被酸化性材料層上に直接窒化シリコン膜を推秘し７、
光蝕刻法で作られたレジスト・ゼターンをマスクとして
ノ量ターニングし電化シリコンからなるノ譬ターンを形
成する方法、被酸化性材料層上に酸化膜、窒化シリコン
膜を順次形成し、これらを光蝕刻法で作られたレジスト
パターンをマスクとしてノ譬ター二ンダして２層構造ａ
？ターンを形成する方法等を挙げることができる。なお
、この耐酸化性材料７寸ターンを形成する際に用いたレ
ジストＩ９ターンを第１導電鷹の不純物のイオン注入マ
スクとして用いてもよい。
０〕 まず、比抵抗１０Ω・１のｍ１ｌｌ単結晶シリコ
ン基板１１上に急峻化処理により厚さ５００Ｘの熱酸化
膜１１を成長させた後、全面に厚さ４０００１の多結晶
シリコン層１１及び厚さ３０００１の電化シリコン膜を
順次堆積した。
ン基板１１上に急峻化処理により厚さ５００Ｘの熱酸化
膜１１を成長させた後、全面に厚さ４０００１の多結晶
シリコン層１１及び厚さ３０００１の電化シリコン膜を
順次堆積した。
つづいて、窒化シリコン膜上に光蝕刻法によりレジスト
・々ターン１４を選択的に形成し、このパターン１４を
マスクとして反応性イオンエツテンダ法により電化シリ
コン膜を選択エッチンひきつづき、レジメかパターン１
４をマスクとしてｐ型不純物であるがロンな加速電圧１
６０Ｋ ｅ Ｖ 、 ドーズ量８ Ｘ １０”／ｃ１
１０条件でイオン注入した。この時の飛程距離は６０８
０１で標拳偏差はｘｘｓｏｌである。このためイオン注
入された一ロンの殆んどがシラコン基板１１内に打ち込
まれ、ｐ型イオｙ注入領域１６が形成された（第２図（
１）図示）、この場合、レジストパターン１４を除去し
、窒化シリコンＩ４ターンＩＪをマスクとして一ロンの
イオン注入を行なってもよい。
・々ターン１４を選択的に形成し、このパターン１４を
マスクとして反応性イオンエツテンダ法により電化シリ
コン膜を選択エッチンひきつづき、レジメかパターン１
４をマスクとしてｐ型不純物であるがロンな加速電圧１
６０Ｋ ｅ Ｖ 、 ドーズ量８ Ｘ １０”／ｃ１
１０条件でイオン注入した。この時の飛程距離は６０８
０１で標拳偏差はｘｘｓｏｌである。このためイオン注
入された一ロンの殆んどがシラコン基板１１内に打ち込
まれ、ｐ型イオｙ注入領域１６が形成された（第２図（
１）図示）、この場合、レジストパターン１４を除去し
、窒化シリコンＩ４ターンＩＪをマスクとして一ロンの
イオン注入を行なってもよい。
（１次いで、レジストＩ４ターン１４を除去し。
窒化シリコンパターン１ｓを耐酸化性マスクとして多結
晶シリコン層１ｊを１０００”ＣのＨヨ０雰囲気中で３
００分間酸化した。この時、窒化シリコンノ青ターン１
Ｂから露出した多結晶シリコン層１３部分が酸化されて
厚さ５ｓｏｏｌの酸化膜１１が形成された（第２図（ｂ
）図示）。
晶シリコン層１ｊを１０００”ＣのＨヨ０雰囲気中で３
００分間酸化した。この時、窒化シリコンノ青ターン１
Ｂから露出した多結晶シリコン層１３部分が酸化されて
厚さ５ｓｏｏｌの酸化膜１１が形成された（第２図（ｂ
）図示）。
〔醜〕 次いで、窒化シリコンノぐターン１ｊを除去し
、更にその下の残存多結晶シリコン層１３′を除去した
後、厚い酸化ｌ［１１をマスクとしてＩＩ！ｌＩ不純物
であるリンを加速電圧１４０に＠Ｖ。
、更にその下の残存多結晶シリコン層１３′を除去した
後、厚い酸化ｌ［１１をマスクとしてＩＩ！ｌＩ不純物
であるリンを加速電圧１４０に＠Ｖ。
ドーズ量３ Ｘ １ ｅｌｌ／−の条件でイオン注入し
て基板１１に膿型イオン注入領域１１を形成した（第２
ａｔ（ｄｓａｌ示） 。
て基板１１に膿型イオン注入領域１１を形成した（第２
ａｔ（ｄｓａｌ示） 。
ＱｖＪ 次いで、高温処理を施して各イオン注入領域
１６．１８のドライツインを行ないｐ−ウェル領域１９
、協−ウェル領域２０を―型単結晶シリコン晟板１１表
面に形成した（第２図（（１）図示）、その後、熱酸化
膜１２及び厚い酸化膜１１を除去した後、常法に従って
ｐ−ウェル領域１＃にｎデャンネルＭＯ８）ランジスタ
１ｍ−ウエル領域２０にｐデャンネルＭ０８トランジス
タ（いずれも図示せず）を形成して０ＭＯ８を製造した
。
１６．１８のドライツインを行ないｐ−ウェル領域１９
、協−ウェル領域２０を―型単結晶シリコン晟板１１表
面に形成した（第２図（（１）図示）、その後、熱酸化
膜１２及び厚い酸化膜１１を除去した後、常法に従って
ｐ−ウェル領域１＃にｎデャンネルＭＯ８）ランジスタ
１ｍ−ウエル領域２０にｐデャンネルＭ０８トランジス
タ（いずれも図示せず）を形成して０ＭＯ８を製造した
。
しかして本発明によれば第２図（ｂ）に示す如（単結晶
シリコン基板１１上に設けられた多結晶シリコン層ＩＳ
を選択酸化するため、酸化による基板１１への０８Ｆの
発生を防止できると同時ニ、窒化シリコン・母ターンノ
５の応力歪や基板１１へのＨ，０と窒化シリコンとの反
応により生じるアンモニアの侵入を多結晶シリコン層１
３により阻止できるため、基ｋｌｌへの転位やオキシナ
イトライドの欠陥発生を防止できる。
シリコン基板１１上に設けられた多結晶シリコン層ＩＳ
を選択酸化するため、酸化による基板１１への０８Ｆの
発生を防止できると同時ニ、窒化シリコン・母ターンノ
５の応力歪や基板１１へのＨ，０と窒化シリコンとの反
応により生じるアンモニアの侵入を多結晶シリコン層１
３により阻止できるため、基ｋｌｌへの転位やオキシナ
イトライドの欠陥発生を防止できる。
また、ｐ−ウェル領域１９とｎ−ウェル領域２０とを同
一の基板１１に自己整合的に形成できる。更に、熱酸化
膜１２及び厚い酸化膜１７を除去した後の基板表面は従
来法（第１図（ｄ）図示）の如く凹凸ではなく、平坦で
あるため、その後のトランジスタ形成のマスク合せが容
易となる。
一の基板１１に自己整合的に形成できる。更に、熱酸化
膜１２及び厚い酸化膜１７を除去した後の基板表面は従
来法（第１図（ｄ）図示）の如く凹凸ではなく、平坦で
あるため、その後のトランジスタ形成のマスク合せが容
易となる。
なお、上記実施例ではｎ型単結晶シリコン基板にｐ−ウ
ェル領域、ｎ−ウェル領域を形成したが、ｐｍ！単結晶
シリコン基板に各ウェル領域を形成してもよい。
ェル領域、ｎ−ウェル領域を形成したが、ｐｍ！単結晶
シリコン基板に各ウェル領域を形成してもよい。
また、上記実施例ではｐ型不純物のイオン注入を先に行
なったが、ｎ、型不純物のイオン注入を先に行なっても
よい。
なったが、ｎ、型不純物のイオン注入を先に行なっても
よい。
以上詳述した如く、本発明によれば半導体基板表面に０
８Ｆ、転位、ホワイトリカン等の欠陥の発生を招くこと
なくｐ−ウェル領域とｎ −ウェル領域を自己整合的に
形成できると共に、基板表面の段差発生を防止して微細
加工を可能にした高信頼性、高性能の相補型ＭＯ８半導
体装置の製造方法を提供できるものである。
８Ｆ、転位、ホワイトリカン等の欠陥の発生を招くこと
なくｐ−ウェル領域とｎ −ウェル領域を自己整合的に
形成できると共に、基板表面の段差発生を防止して微細
加工を可能にした高信頼性、高性能の相補型ＭＯ８半導
体装置の製造方法を提供できるものである。
第１１［ｆｉｌ 〜（ａ）ハ従来法Ｊニーよる０ＭＯ８
のｐ−ウェル領域、ｎ−ウェル領域の形成工程を示す断
面図、第２図（畠）〜（ｄ）は本発明の実施例における
ＣＭＯ＆のｐ−ウェル領域、ｎ−ウェル領域の形成工程
を示す断面図である。 １１・・・ロー全単結晶シジコン基板、１２・・・熱酸
化膜、１３・・・多結晶シリコン層、１６・・・窒化シ
リコン／母ターン、１６・・・ｐ型イオン注入領域、１
１・・・厚い酸化膜、１８・・・ｎ型イオン注入領域、
１９・・・ｐ−ウェル領域、２０・・・ローウェル領域
。
のｐ−ウェル領域、ｎ−ウェル領域の形成工程を示す断
面図、第２図（畠）〜（ｄ）は本発明の実施例における
ＣＭＯ＆のｐ−ウェル領域、ｎ−ウェル領域の形成工程
を示す断面図である。 １１・・・ロー全単結晶シジコン基板、１２・・・熱酸
化膜、１３・・・多結晶シリコン層、１６・・・窒化シ
リコン／母ターン、１６・・・ｐ型イオン注入領域、１
１・・・厚い酸化膜、１８・・・ｎ型イオン注入領域、
１９・・・ｐ−ウェル領域、２０・・・ローウェル領域
。
Claims (6)
- （１） 半導体基板上に被酸化性材料層を形成する工
程と、この被鹸化性材料層上に耐酸化性材料・母ターン
な遍択約に形成する工程と、この耐酸化性材料パターン
をマスクとして半導体基板に、第１導電型の不純物をイ
オン注入する工程と、前記耐酸化性材料／４ターンをマ
スクとして前記被酸化性材料層の少なくとも一部を酸化
して酸化膜を形成する工程と、前記耐酸化性材料ノ譬タ
ーン及び該パターン下の被酸化性材料層部分を順次除去
する工程と、耐酸化性材料Δターンで覆われていた半導
体基板部分に第２導電型の不純物をイオン注入する工程
とを具備したことを特徴とする相補＠ＭＯ８半導体装置
の製造方法。 - （２）半導体基板がｎ＠シリコン轟板であり、かつイオ
ン注入する第１導電型の不純物が一ロン、第２導亀履の
不純物がリン又は砒素であることを特徴とする特許請求
の範囲第１項記載の相補型ＭＯ８半導体装置の製造方法
。 - （３）被酸化性材料が多結晶シリコンであることを特徴
とする特許請求の範囲第１項記載の相補ｆｉＭ０８半導
体装置の製造方法。 - （４）被酸化性材料層を熱酸化膜を介して半導体基板上
に形成するとと′を特徴とする特許請求の範１１項記載
の相補１１１ＭＯ８半導体装置の製造方法。 - （５）耐酸化性材料が窒化シリコンであることを特徴と
する特許請求の範囲第１項記載の相補型ＭＯ８半導体装
置の製造方法。 - （６）耐酸化材料Ｉリーンの形成に用いたマスク材をそ
のまま残存させ、このマスク材を用いて第雪導電型の不
純物を第１導電型の半導体基板にイオン注入することを
特徴とする特許請求の範囲第１項記載の相補１１ＭＯ８
半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020110A JPS58138068A (ja) | 1982-02-10 | 1982-02-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57020110A JPS58138068A (ja) | 1982-02-10 | 1982-02-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58138068A true JPS58138068A (ja) | 1983-08-16 |
Family
ID=12017972
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57020110A Pending JPS58138068A (ja) | 1982-02-10 | 1982-02-10 | 相補型ｍｏｓ半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58138068A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182876A1 (en) * | 1984-05-25 | 1986-06-04 | American Micro Syst | Tri-well cmos technology. |
| US4956306A (en) * | 1988-11-03 | 1990-09-11 | Harris Corporation | Method for forming complementary patterns in a semiconductor material while using a single masking step |
| EP0561167A2 (en) * | 1992-03-20 | 1993-09-22 | Texas Instruments Incorporated | Semiconductor well structure and method |
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
-
1982
- 1982-02-10 JP JP57020110A patent/JPS58138068A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0182876A1 (en) * | 1984-05-25 | 1986-06-04 | American Micro Syst | Tri-well cmos technology. |
| US4956306A (en) * | 1988-11-03 | 1990-09-11 | Harris Corporation | Method for forming complementary patterns in a semiconductor material while using a single masking step |
| EP0561167A2 (en) * | 1992-03-20 | 1993-09-22 | Texas Instruments Incorporated | Semiconductor well structure and method |
| US5362670A (en) * | 1992-08-10 | 1994-11-08 | Sharp Kabushiki Kaisha | Semiconductor device producing method requiring only two masks for completion of element isolation regions and P- and N-wells |
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