JP3166263B2 - 薄膜トランジスタの製造方法 - Google Patents
薄膜トランジスタの製造方法Info
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- JP3166263B2 JP3166263B2 JP00953892A JP953892A JP3166263B2 JP 3166263 B2 JP3166263 B2 JP 3166263B2 JP 00953892 A JP00953892 A JP 00953892A JP 953892 A JP953892 A JP 953892A JP 3166263 B2 JP3166263 B2 JP 3166263B2
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- Japan
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- thin film
- film transistor
- substrate
- manufacturing
- gate electrode
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- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Thin Film Transistor (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、薄膜トランジスタの製
造方法に関する。
造方法に関する。
【０００２】
【従来の技術】従来は、電子シャワーなどにより基板に
電子を注入し、チャージを打ち消していた。しかし、こ
の方法では強制的に電子を注入するため、必要以上に打
ち込んだ場合の劣化や特定の場所にしか電子が注入され
ないなどの問題があった。
電子を注入し、チャージを打ち消していた。しかし、こ
の方法では強制的に電子を注入するため、必要以上に打
ち込んだ場合の劣化や特定の場所にしか電子が注入され
ないなどの問題があった。
【０００３】
【発明が解決しようとする課題】質量分析を用いないイ
オン注入技術を用いて製造される薄膜トランジスタにお
いて、イオン注入時の素子のチャージアップによる特性
の劣化および破壊を効果的に防止し、大面積上に多数あ
る薄膜トランジスタの特性の均一性を向上させる。
オン注入技術を用いて製造される薄膜トランジスタにお
いて、イオン注入時の素子のチャージアップによる特性
の劣化および破壊を効果的に防止し、大面積上に多数あ
る薄膜トランジスタの特性の均一性を向上させる。
【０００４】
【課題を解決するための手段】本発明は、基板に形成し
たシリコンに、ゲート電極形成後に質量分析を用いない
イオン注入装置を用いて不純物イオンを注入することに
より、相補型薄膜トランジスタのソース・ドレインを形
成する薄膜トランジスタの製造方法であって、前記薄膜
トランジスタのゲート電極が基板外周部にて互いに短絡
された状態で、前記相補型薄膜トランジスタの一方とな
る部分にマスクを形成して、前記不純物イオンの注入を
行なうことを特徴とする。
たシリコンに、ゲート電極形成後に質量分析を用いない
イオン注入装置を用いて不純物イオンを注入することに
より、相補型薄膜トランジスタのソース・ドレインを形
成する薄膜トランジスタの製造方法であって、前記薄膜
トランジスタのゲート電極が基板外周部にて互いに短絡
された状態で、前記相補型薄膜トランジスタの一方とな
る部分にマスクを形成して、前記不純物イオンの注入を
行なうことを特徴とする。
【０００５】
【実施例】（実施例１）図１は、本発明の薄膜トランジ
スタの製造方法を用いて作られた薄膜トランジスタの一
実施例の平面図である。薄膜トランジスタのゲート線は
全て基板外周部で短絡している。図２は図１におけるＡ
−Ａ´部の断面図である。絶縁基板１上に形成されたシ
リコン酸化膜などの絶縁膜２，薄膜トランジスタのチャ
ネル部となる多結晶シリコン３，ゲ−ト絶縁膜４，ゲー
ト電極となる金属５，質量分析を用いないイオン注入装
置を用いて形成されたソース・ドレイン領域６，層間絶
縁膜７，ソースならびにドレイン部の電極８を示す。以
下に図３（ａ）から（ｃ）の工程図を用いて、本発明の
薄膜トランジスタの製造方法を説明する。先ず図３
（ａ）に示すように、ガラス基板や石英基板などの基板
３０１上に絶縁膜としてシリコン酸化膜３０２を２００
０Åの厚さで堆積する。前記絶縁膜は基板に含まれてい
る重金属などが、熱処理時に素子部に拡散するのを防ぐ
のが目的であり、基板の純度が十分高ければなくてもよ
い。次に不純物を含まない多結晶シリコン３０３を２５
０Å程度の厚さで堆積し、パタンニングする。前記多結
晶シリコンの結晶化率は７５％以上、好ましくは９０％
以上の膜を用いる。次にシリコン酸化膜を１０００Åか
ら１５００Åの間で任意の厚さで堆積しゲート絶縁膜３
０４を形成する。次にＣｒやＴａなどの低抵抗値の金属
をスパッタなどで任意の厚さで堆積し、ゲート電極が全
て基板外周部にて短絡するようにパタンニングしてゲー
ト電極３０５を形成する。次に図３（ｂ）に示すよう
に、質量分析を用いないイオン注入装置を用いて、圧力
を０．１ｍｔｏｒｒ以上に設定し、基板周辺に薄いプラ
ズマ状態３０６が形成された状態で、リンないしはボロ
ンを含むイオンビーム３０７を８０ｋｅＶから１２０ｋ
ｅＶのエネルギーで照射し、ソース・ドレイン領域３０
８を形成する。前記打ち込みにおいて、打ち込み時のエ
ネルギーはシリコン酸化膜の厚さおよび打ち込みイオン
種によって適時調整すればよく、本実施例に限定される
のもではないことは明かである。本方法により、基板に
堆積した正イオンによるチャージアップは、基板表面近
くにあるプラズマからの電子の注入により打ち消すこと
が可能となる。また、ゲート電極が短絡しているために
各素子毎のチャージが平坦化され、特定の部位にチャー
ジが集中することがなくなる。次に図３（ｃ）に示すよ
うに、ソース・ドレイン領域の不純物を３００℃以下の
熱活性化ないしはレーザーアニールなどにより活性化
し、層間絶縁膜３０９としてシリコン酸化膜を５０００
Å以上の厚さで堆積し、ソース・ドレイン領域にコンタ
クトホールを形成し、ソース・ドレイン領域にＡｌやＩ
ＴＯなどで電極３１０を形成する。
スタの製造方法を用いて作られた薄膜トランジスタの一
実施例の平面図である。薄膜トランジスタのゲート線は
全て基板外周部で短絡している。図２は図１におけるＡ
−Ａ´部の断面図である。絶縁基板１上に形成されたシ
リコン酸化膜などの絶縁膜２，薄膜トランジスタのチャ
ネル部となる多結晶シリコン３，ゲ−ト絶縁膜４，ゲー
ト電極となる金属５，質量分析を用いないイオン注入装
置を用いて形成されたソース・ドレイン領域６，層間絶
縁膜７，ソースならびにドレイン部の電極８を示す。以
下に図３（ａ）から（ｃ）の工程図を用いて、本発明の
薄膜トランジスタの製造方法を説明する。先ず図３
（ａ）に示すように、ガラス基板や石英基板などの基板
３０１上に絶縁膜としてシリコン酸化膜３０２を２００
０Åの厚さで堆積する。前記絶縁膜は基板に含まれてい
る重金属などが、熱処理時に素子部に拡散するのを防ぐ
のが目的であり、基板の純度が十分高ければなくてもよ
い。次に不純物を含まない多結晶シリコン３０３を２５
０Å程度の厚さで堆積し、パタンニングする。前記多結
晶シリコンの結晶化率は７５％以上、好ましくは９０％
以上の膜を用いる。次にシリコン酸化膜を１０００Åか
ら１５００Åの間で任意の厚さで堆積しゲート絶縁膜３
０４を形成する。次にＣｒやＴａなどの低抵抗値の金属
をスパッタなどで任意の厚さで堆積し、ゲート電極が全
て基板外周部にて短絡するようにパタンニングしてゲー
ト電極３０５を形成する。次に図３（ｂ）に示すよう
に、質量分析を用いないイオン注入装置を用いて、圧力
を０．１ｍｔｏｒｒ以上に設定し、基板周辺に薄いプラ
ズマ状態３０６が形成された状態で、リンないしはボロ
ンを含むイオンビーム３０７を８０ｋｅＶから１２０ｋ
ｅＶのエネルギーで照射し、ソース・ドレイン領域３０
８を形成する。前記打ち込みにおいて、打ち込み時のエ
ネルギーはシリコン酸化膜の厚さおよび打ち込みイオン
種によって適時調整すればよく、本実施例に限定される
のもではないことは明かである。本方法により、基板に
堆積した正イオンによるチャージアップは、基板表面近
くにあるプラズマからの電子の注入により打ち消すこと
が可能となる。また、ゲート電極が短絡しているために
各素子毎のチャージが平坦化され、特定の部位にチャー
ジが集中することがなくなる。次に図３（ｃ）に示すよ
うに、ソース・ドレイン領域の不純物を３００℃以下の
熱活性化ないしはレーザーアニールなどにより活性化
し、層間絶縁膜３０９としてシリコン酸化膜を５０００
Å以上の厚さで堆積し、ソース・ドレイン領域にコンタ
クトホールを形成し、ソース・ドレイン領域にＡｌやＩ
ＴＯなどで電極３１０を形成する。
【０００６】（実施例２）図４（ａ）から（ｄ）は、本
発明の薄膜トランジスタの製造方法を用いてつくられた
ＣＭＯＳトランジスタの一実施例の工程図である。先ず
図４（ａ）に示すように、ガラス基板や石英基板などの
基板上４０１に絶縁膜としてシリコン酸化膜４０２を２
０００Åの厚さで堆積する。前記絶縁膜は基板に含まれ
ている重金属などが、熱処理時に素子部に拡散するのを
防ぐのが目的であり、基板の純度が十分高ければなくて
もよい。次に不純物を含まない多結晶シリコン４０３を
２５０Å程度の厚さで堆積し、パタンニングする。前記
多結晶シリコンの結晶化率は７５％以上、好ましくは９
０％以上の膜を用いる。次にシリコン酸化膜を１０００
Åから１５００Åの間で任意の厚さで堆積しゲート絶縁
膜４０４を形成する。次にＣｒやＴａなどの低抵抗値の
金属をスパッタなどで任意の厚さで堆積し、ゲート電極
が全て基板外周部にて短絡するようにパタンニングして
ゲート電極４０５を形成する。次に図４（ｂ）に示すよ
うに、前記ゲート電極と選択的に除去可能な金属である
Ａｌ４０６を５０００Åの厚さで堆積し、ｐ型となる薄
膜トランジスタの上部のＡｌを除去し、質量分析を用い
ないイオン注入法を用いて、雰囲気圧力を０．１ｍｔｏ
ｒｒ以上に設定し、ボロンのイオンビーム４０７を８０
ｋｅＶのエネルギーで打ち込み、ｐ型のソース・ドレイ
ン領域を形成する。次に基板上のＡｌ４０６を剥離す
る。次に図４（ｃ）に示すように、前記ゲ−ト電極と選
択的に除去可能な金属であるＡｌ４０８を５０００Åの
厚さで堆積し、ｎ型となる薄膜トランジスタの上部のＡ
ｌを除去し、質量分析を用いないイオン注入法を用い
て、雰囲気圧力を０．１ｍｔｏｒｒ以上に設定し、リン
のイオンビーム４０９を１１０ｋｅＶのエネルギーで打
ち込み、ｎ型のソース・ドレイン領域を形成する。次に
基板上のＡｌ４０８を剥離する。ここで用いられた金属
マスクはＡｌであるが、ゲート電極材料と選択的にエッ
チングされるものならば、これに限定されない。また、
イオン打ち込み時のエネルギーは、ゲート酸化膜の厚さ
によって適時変更すれば良い。このように、金属をイオ
ンマスクとして用いると、基板表面雰囲気中のプラズマ
４１０からの電子の注入が効果的に行われ、チャージを
打ち消すことが効果的に行われる。次に図４（ｄ）に示
すように、層間絶縁膜４１１としてシリコン酸化膜を５
０００Å程度の厚さで堆積し、ｐ型薄膜トランジスタお
よびｎ型薄膜トランジスタのソース・ドレイン領域上部
にコンタクトホールを開孔し、Ａｌで配線４１２をおこ
なう。
発明の薄膜トランジスタの製造方法を用いてつくられた
ＣＭＯＳトランジスタの一実施例の工程図である。先ず
図４（ａ）に示すように、ガラス基板や石英基板などの
基板上４０１に絶縁膜としてシリコン酸化膜４０２を２
０００Åの厚さで堆積する。前記絶縁膜は基板に含まれ
ている重金属などが、熱処理時に素子部に拡散するのを
防ぐのが目的であり、基板の純度が十分高ければなくて
もよい。次に不純物を含まない多結晶シリコン４０３を
２５０Å程度の厚さで堆積し、パタンニングする。前記
多結晶シリコンの結晶化率は７５％以上、好ましくは９
０％以上の膜を用いる。次にシリコン酸化膜を１０００
Åから１５００Åの間で任意の厚さで堆積しゲート絶縁
膜４０４を形成する。次にＣｒやＴａなどの低抵抗値の
金属をスパッタなどで任意の厚さで堆積し、ゲート電極
が全て基板外周部にて短絡するようにパタンニングして
ゲート電極４０５を形成する。次に図４（ｂ）に示すよ
うに、前記ゲート電極と選択的に除去可能な金属である
Ａｌ４０６を５０００Åの厚さで堆積し、ｐ型となる薄
膜トランジスタの上部のＡｌを除去し、質量分析を用い
ないイオン注入法を用いて、雰囲気圧力を０．１ｍｔｏ
ｒｒ以上に設定し、ボロンのイオンビーム４０７を８０
ｋｅＶのエネルギーで打ち込み、ｐ型のソース・ドレイ
ン領域を形成する。次に基板上のＡｌ４０６を剥離す
る。次に図４（ｃ）に示すように、前記ゲ−ト電極と選
択的に除去可能な金属であるＡｌ４０８を５０００Åの
厚さで堆積し、ｎ型となる薄膜トランジスタの上部のＡ
ｌを除去し、質量分析を用いないイオン注入法を用い
て、雰囲気圧力を０．１ｍｔｏｒｒ以上に設定し、リン
のイオンビーム４０９を１１０ｋｅＶのエネルギーで打
ち込み、ｎ型のソース・ドレイン領域を形成する。次に
基板上のＡｌ４０８を剥離する。ここで用いられた金属
マスクはＡｌであるが、ゲート電極材料と選択的にエッ
チングされるものならば、これに限定されない。また、
イオン打ち込み時のエネルギーは、ゲート酸化膜の厚さ
によって適時変更すれば良い。このように、金属をイオ
ンマスクとして用いると、基板表面雰囲気中のプラズマ
４１０からの電子の注入が効果的に行われ、チャージを
打ち消すことが効果的に行われる。次に図４（ｄ）に示
すように、層間絶縁膜４１１としてシリコン酸化膜を５
０００Å程度の厚さで堆積し、ｐ型薄膜トランジスタお
よびｎ型薄膜トランジスタのソース・ドレイン領域上部
にコンタクトホールを開孔し、Ａｌで配線４１２をおこ
なう。
【０００７】
【発明の効果】本発明により、以下の効果がある。
【０００８】１．素子のチャージアップが防止でき、薄
膜トランジスタの特性劣化が防止できる。
膜トランジスタの特性劣化が防止できる。
【０００９】２．ゲート電極が短絡しているために、特
定の素子にチャージが偏ることなく、チャージアップが
防止できる。
定の素子にチャージが偏ることなく、チャージアップが
防止できる。
【００１０】３．金属性のイオンマスクを用いると、Ｃ
ＭＯＳ薄膜トランジスタの製造においても、素子のチャ
ージアップが防止できる。
ＭＯＳ薄膜トランジスタの製造においても、素子のチャ
ージアップが防止できる。
【図１】本発明の薄膜トランジスタの製造方法を用いて
作られた薄膜トランジスタの一実施例を示す平面図であ
る。
作られた薄膜トランジスタの一実施例を示す平面図であ
る。
【図２】図１Ａ−Ａ´部の断面図である。
【図３】（ａ）から（ｃ）は、本発明の薄膜トランジス
タの製造方法の一実施例を示す工程図である。
タの製造方法の一実施例を示す工程図である。
【図４】（ａ）から（ｄ）は、本発明の薄膜トランジス
タの製造方法の別の実施例を示す工程図である。
タの製造方法の別の実施例を示す工程図である。
１ 絶縁基板 ２ 絶縁膜 ３ 多結晶シリコン ４ ゲート絶縁膜 ５ ゲート電極となる金属 ６ ソース・ドレイン領域 ７ 層間絶縁膜 ８ 電極 ３０１ 基板 ３０２ シリコン酸化膜 ３０３ 多結晶シリコン ３０４ ゲート絶縁膜 ３０５ ゲート電極 ３０６ プラズマ ３０７ イオンビーム ３０８ ソース・ドレイン領域 ３０９ 層間絶縁膜 ３１０ 電極 ４０１ 基板 ４０２ シリコン酸化膜 ４０３ 多結晶シリコン ４０４ ゲート絶縁膜 ４０５ ゲート電極 ４０６ Ａｌ ４０７ ボロンのイオンビーム ４０８ Ａｌ ４０９ リンのイオンビーム ４１０ プラズマ ４１１ 層間絶縁膜 ４１２ 配線
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 29/786 H01L 21/336 H01L 21/265 H01L 27/08 331
Claims (1)
- 【請求項１】基板に形成したシリコンに、ゲート電極形
成後に質量分析を用いないイオン注入装置を用いて不純
物イオンを注入することにより、相補型薄膜トランジス
タのソース・ドレインを形成する薄膜トランジスタの製
造方法であって、前記薄膜トランジスタのゲート電極が
基板外周部にて互いに短絡された状態で、前記相補型薄
膜トランジスタの一方となる部分にマスクを形成して、
前記不純物イオンの注入を行なうことを特徴とする薄膜
トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00953892A JP3166263B2 (ja) | 1992-01-22 | 1992-01-22 | 薄膜トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00953892A JP3166263B2 (ja) | 1992-01-22 | 1992-01-22 | 薄膜トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05198807A JPH05198807A (ja) | 1993-08-06 |
| JP3166263B2 true JP3166263B2 (ja) | 2001-05-14 |
Family
ID=11723050
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00953892A Expired - Lifetime JP3166263B2 (ja) | 1992-01-22 | 1992-01-22 | 薄膜トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3166263B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3122003B2 (ja) * | 1994-08-24 | 2001-01-09 | シャープ株式会社 | アクティブマトリクス基板 |
-
1992
- 1992-01-22 JP JP00953892A patent/JP3166263B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05198807A (ja) | 1993-08-06 |
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