JPS62122172A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS62122172A JPS62122172A JP60261672A JP26167285A JPS62122172A JP S62122172 A JPS62122172 A JP S62122172A JP 60261672 A JP60261672 A JP 60261672A JP 26167285 A JP26167285 A JP 26167285A JP S62122172 A JPS62122172 A JP S62122172A
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- Japan
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- thin film
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
- H10D86/01—Manufacture or treatment
- H10D86/021—Manufacture or treatment of multiple TFTs
- H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
- H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
- H10D86/0227—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using structural arrangements to control crystal growth, e.g. placement of grain filters
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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Landscapes
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、半導体装置特に薄膜トランジスタの製造方法
に関する。
に関する。
本発明は、薄膜トランジスタの製法において、薄膜半導
体層の活性領域以外の一部を残して他部を非晶質化した
後、熱処理を行い、残部を種として非晶質領域を一方向
に固相成長させ、この固相成長領域に活性領域を形成す
ることにより、結晶粒界（グレインバウンダリー）を少
なくして移動度μの向上を図ると共に、リーク電流を抑
えるようにし、又、製造効率を向上するようにしたもの
である。
体層の活性領域以外の一部を残して他部を非晶質化した
後、熱処理を行い、残部を種として非晶質領域を一方向
に固相成長させ、この固相成長領域に活性領域を形成す
ることにより、結晶粒界（グレインバウンダリー）を少
なくして移動度μの向上を図ると共に、リーク電流を抑
えるようにし、又、製造効率を向上するようにしたもの
である。
一般に８１９）ランジスタは、石英ガラス等の絶縁基板
上にシリコン等の半導体薄膜を被着形成し、この半導体
薄膜にチャンネルを形成する活性領域、ソース領域及び
ドレイン領域を形成して電界効果トランジスタ（ＦＥＴ
）を構成するようにしている。このような薄膜トランジ
スタとして、活性領域の半導体薄膜の膜厚を１００人〜
８００人と薄（して特性向上をし１った超薄膜トランジ
スタが提案されている（特開昭６０−１３６２６２号）
。
上にシリコン等の半導体薄膜を被着形成し、この半導体
薄膜にチャンネルを形成する活性領域、ソース領域及び
ドレイン領域を形成して電界効果トランジスタ（ＦＥＴ
）を構成するようにしている。このような薄膜トランジ
スタとして、活性領域の半導体薄膜の膜厚を１００人〜
８００人と薄（して特性向上をし１った超薄膜トランジ
スタが提案されている（特開昭６０−１３６２６２号）
。
また、薄膜トランジスタの基板としては、旧１融点の石
英ガラスが一般に用いられているが、篩価格となるため
、安価な低融点ガラス（例えば無“Ｊ゛ルカリガラスを
基板に用いることが望まれている。このような比較的低
融点のガラス（軟化点６５０℃以ド）を基板に用いる場
合には薄膜トランジスタの製造工程中の温度を６５０℃
以下とするような低温プロセスが必要となる。
英ガラスが一般に用いられているが、篩価格となるため
、安価な低融点ガラス（例えば無“Ｊ゛ルカリガラスを
基板に用いることが望まれている。このような比較的低
融点のガラス（軟化点６５０℃以ド）を基板に用いる場
合には薄膜トランジスタの製造工程中の温度を６５０℃
以下とするような低温プロセスが必要となる。
第２図は従来の′Ｓ膜トランジスタの製法の一例をボす
。
。
先ず、第２図Ａに示すように基板例えば低融点ガラス基
板（１）の−面上に例えば多結晶シリコンの薄膜シリコ
ン層（２）を被着形成する。
板（１）の−面上に例えば多結晶シリコンの薄膜シリコ
ン層（２）を被着形成する。
次に、第２図Ｂに示すようにこの薄膜シリコンＩｔＮ
（２１を島領域化（所定領域を残して他をエツチング除
去する）して後、この薄膜シリコン層（２）にシリコン
イオンＳｔ” （３１をイオン注入して非晶質化する。
（２１を島領域化（所定領域を残して他をエツチング除
去する）して後、この薄膜シリコン層（２）にシリコン
イオンＳｔ” （３１をイオン注入して非晶質化する。
次に６００℃の熱処理を行って固相成長させる（第２図
Ｃ）。
Ｃ）。
次に、第２図りに示すように薄膜シリコン層（２）上に
例えば５ｉ０２等よりなるゲート絶縁膜（４）及び多結
晶シリコンのゲート電極（５）を被着形成する。
例えば５ｉ０２等よりなるゲート絶縁膜（４）及び多結
晶シリコンのゲート電極（５）を被着形成する。
次いでゲート電極（５）をマスクにソース領域（６）及
びドレイン領域（７）に、ｎチャンネルＦＥＴであれば
ｎ形不純物例えばリンイオン（Ｐ”）ｆ８）をイオンｌ
ｔ人する（又はリンシリケートガラス層を被着し、これ
からのリンを拡散する）。このとき多結晶シリコンのゲ
ート電極（５）にもリンイオンが注入され低抵抗となる
。
びドレイン領域（７）に、ｎチャンネルＦＥＴであれば
ｎ形不純物例えばリンイオン（Ｐ”）ｆ８）をイオンｌ
ｔ人する（又はリンシリケートガラス層を被着し、これ
からのリンを拡散する）。このとき多結晶シリコンのゲ
ート電極（５）にもリンイオンが注入され低抵抗となる
。
次に６００℃の熱処理を行ってソース領域（６）及びド
レイン領域（７）の活性化を行う。
レイン領域（７）の活性化を行う。
しかる後、ＣＶＤ （化学気相成長）法による５ｉ０２
或はＰＳＧ （リンシリケートガラス）等の眉間絶縁層
（９）を被着形成して後、コンタクト窓孔を形成し、Ａ
ｌによソース電極Ｑφ及びドレイン電極（１１）を形成
して薄膜トランジスタ（１２）を得る（第２図Ｅ）。
或はＰＳＧ （リンシリケートガラス）等の眉間絶縁層
（９）を被着形成して後、コンタクト窓孔を形成し、Ａ
ｌによソース電極Ｑφ及びドレイン電極（１１）を形成
して薄膜トランジスタ（１２）を得る（第２図Ｅ）。
上述した従来の製法においては、薄膜シリコン１４１２
）にシリコンイオンを注入して非晶質化した後、アニー
ル処理する第２図Ｂ及びＣの工程により、多結晶シリコ
ンの結晶粒成長が起こり、第２図Ａで被着したときの多
結晶シリコンに比べて移動度μが向上する。しかし、結
晶粒はランダムに成長するため、活性領域（１３）に結
晶粒界（１４）が形成されることがある。この為、移動
度μの向上には限界があった。又、薄膜シリコン層（２
）の全体にシリコンイオンを注入すると種（核）が発生
ずるまでに時間がかかり製造効率が悪い。
）にシリコンイオンを注入して非晶質化した後、アニー
ル処理する第２図Ｂ及びＣの工程により、多結晶シリコ
ンの結晶粒成長が起こり、第２図Ａで被着したときの多
結晶シリコンに比べて移動度μが向上する。しかし、結
晶粒はランダムに成長するため、活性領域（１３）に結
晶粒界（１４）が形成されることがある。この為、移動
度μの向上には限界があった。又、薄膜シリコン層（２
）の全体にシリコンイオンを注入すると種（核）が発生
ずるまでに時間がかかり製造効率が悪い。
本発明は、上述の点に鑑み、活性領域に結晶粒界が生じ
に＜＜シて特性向上を図り、同時に製造効率を向上しう
るようにしたｉ１膜トランジスタの製造方法を提供する
ものである。
に＜＜シて特性向上を図り、同時に製造効率を向上しう
るようにしたｉ１膜トランジスタの製造方法を提供する
ものである。
本発明は、基板（２］）上に形成した薄膜半導体層（２
２）の素子形成領域（２２ａ）を島領域化し、即ち他の
素子形成領域と分離し、この素子形成領域（２２ａ）の
活性領域以外の一部を残して他部を非晶質化する。次に
熱処理を行ってその非晶質領域（３７）を固相成長させ
、この固相成長した領域に活性領域（２４）を形成する
。
２）の素子形成領域（２２ａ）を島領域化し、即ち他の
素子形成領域と分離し、この素子形成領域（２２ａ）の
活性領域以外の一部を残して他部を非晶質化する。次に
熱処理を行ってその非晶質領域（３７）を固相成長させ
、この固相成長した領域に活性領域（２４）を形成する
。
これ以後は、例えば活性領域（２４）上にゲート絶縁膜
（２９）を介してゲート電極（３０）を形成し、ソース
領域（２５）及びドレイン領域（２６）に第１導電形の
不純物（３１）を注入し、熱処理して活性化する。
（２９）を介してゲート電極（３０）を形成し、ソース
領域（２５）及びドレイン領域（２６）に第１導電形の
不純物（３１）を注入し、熱処理して活性化する。
次いで、眉間絶縁層（３３）を形成し、層絶縁層（３３
）にコンタクト用窓孔を形成して後、例えばＡｌによる
ソース電極（３４）及びドレイン電極（３５）を形成し
て、Ｓ膜トランジスタ（３６）を得る。
）にコンタクト用窓孔を形成して後、例えばＡｌによる
ソース電極（３４）及びドレイン電極（３５）を形成し
て、Ｓ膜トランジスタ（３６）を得る。
基板（２１）としては、低温プロセスで使用可能な低融
点ガラス（例えば無アルカリガラス）、或いは石英ガラ
ス、半導体基板上にＳｉＯ２等の絶縁膜を被着した基板
、等を用いることができる。
点ガラス（例えば無アルカリガラス）、或いは石英ガラ
ス、半導体基板上にＳｉＯ２等の絶縁膜を被着した基板
、等を用いることができる。
薄膜半導体層（２２）を非晶質化するには、不活性イオ
ンをイオン注入する。不活性イオンとしこは薄膜半導体
層（２２）がシリコンの場合には、例えばシリコンイオ
ンＳｉ＋を用いることができる。
ンをイオン注入する。不活性イオンとしこは薄膜半導体
層（２２）がシリコンの場合には、例えばシリコンイオ
ンＳｉ＋を用いることができる。
薄膜半導体ｊ−の素子形成領域（２２ａ ） ｃ７）、
ｌ；、＋３領域化は、エツチングによる分離或いは選択
酸化（ＬＯＧＯＳ ）による分離等によって成し得る。
ｌ；、＋３領域化は、エツチングによる分離或いは選択
酸化（ＬＯＧＯＳ ）による分離等によって成し得る。
薄膜半導体層による素子形成領域の活性領域以外の一部
を残して他部を非晶質化した後、熱処理を行うので、残
された部分の結晶粒を種として一方向に固相成長され、
活性領域内に結晶粒界が出来にくくなる。従って、移動
度μが向上し、リーク電流も抑えられる。
を残して他部を非晶質化した後、熱処理を行うので、残
された部分の結晶粒を種として一方向に固相成長され、
活性領域内に結晶粒界が出来にくくなる。従って、移動
度μが向上し、リーク電流も抑えられる。
又、残された部分を種として短時間で同相成長が開始し
、固相成長が効率よく行われる。
、固相成長が効率よく行われる。
以下、第１図を参照して本発明よる薄膜トランジスタの
製造方法の一例を説明する。
製造方法の一例を説明する。
先ず、第１図Ａに示すように、例えば無アルカリガラス
の如き低融点ガラス基板（２１）の−生肉に薄膜のＣＶ
Ｄ多結晶シリコン）舖（２２）を被着形成する。そして
、この多結晶シリコン層（２２）を島領域化し、素子形
成領域（２２ａ）を他の素子形成領域と分離する（第１
しＩＢ参照）。
の如き低融点ガラス基板（２１）の−生肉に薄膜のＣＶ
Ｄ多結晶シリコン）舖（２２）を被着形成する。そして
、この多結晶シリコン層（２２）を島領域化し、素子形
成領域（２２ａ）を他の素子形成領域と分離する（第１
しＩＢ参照）。
本例では分離部分をエツチング除去して素子形成領域（
２２ａ）を他と分離したが、その他、選択酸化（ＬＯＧ
ＯＳ ）によって分離するごともできる。
２２ａ）を他と分離したが、その他、選択酸化（ＬＯＧ
ＯＳ ）によって分離するごともできる。
次に、第１図Ｃに示すように例えばホトレジスト層（２
３）によって素子形成領域（２２ａ）の一部即ちソース
領域又はドレイン領域の一部を被覆して他部全面にシリ
コンイオンＳｔ” （２Ｂ）をイオン注入し°ζ、活
性類＠（２４）と、ソース領域（２５）又はドレイン領
域（２６）の一方を含む領域を非晶質化する０本例では
ソース領域（２５）の一部と活性領域（２４）とドレイ
ン領域（２６）が非晶質化される。非晶質化されずに残
された一部（２７）は被着時の多結晶シリコンがそのま
ま残っている。ここで好ましくは第１図Ｃ′にボずよう
に平面的にみてイオン注入の境界がソース、ドレインの
接合とほぼ平行になるようにし、万一、結晶粒界ができ
てもリーク電流が少なくなるようにする。
３）によって素子形成領域（２２ａ）の一部即ちソース
領域又はドレイン領域の一部を被覆して他部全面にシリ
コンイオンＳｔ” （２Ｂ）をイオン注入し°ζ、活
性類＠（２４）と、ソース領域（２５）又はドレイン領
域（２６）の一方を含む領域を非晶質化する０本例では
ソース領域（２５）の一部と活性領域（２４）とドレイ
ン領域（２６）が非晶質化される。非晶質化されずに残
された一部（２７）は被着時の多結晶シリコンがそのま
ま残っている。ここで好ましくは第１図Ｃ′にボずよう
に平面的にみてイオン注入の境界がソース、ドレインの
接合とほぼ平行になるようにし、万一、結晶粒界ができ
てもリーク電流が少なくなるようにする。
次に、第１図Ｅに示すように６００℃のアニール処理を
施して非晶質化された活性領域（２４）を含む領域（３
７）を固相成長させる。このとき、残された一部（２７
）の多結晶シリコンの結晶粒を種としてソース領域（２
５）よりドレイン領域（２６）へ向かって一方向（矢印
ａ）に固相成長が起きる。
施して非晶質化された活性領域（２４）を含む領域（３
７）を固相成長させる。このとき、残された一部（２７
）の多結晶シリコンの結晶粒を種としてソース領域（２
５）よりドレイン領域（２６）へ向かって一方向（矢印
ａ）に固相成長が起きる。
従って、活性領域（２４）内には結晶粒界が生じない。
また、ランダム核生成が起きるより先に残された一部（
２７）の結晶粒を種に結晶化されるので、固相成長時間
も短くなる。
２７）の結晶粒を種に結晶化されるので、固相成長時間
も短くなる。
次に、第１図Ｆに示すように活性領域（２４）上に例え
ばＳ＋０２等によるゲート絶縁膜（２９）を介して多結
晶シリコンによるゲート電極（３０）を形成し、このゲ
ート電極（３０）とセルファラインでソース領域（２５
）及びドレイン領域（２６）に例えばｎす中ンネルＦＥ
Ｔであればｎ形不純物イオン（例えばリンイオンＰ”）
（３１）をイオン注入する。このとき、同時にゲー
ト電極（３０）にもｎ形不純物が注入され、低抵抗のシ
リコンゲート電極（３０）が形成される。そして、この
ｎ形不純物のイオン注入によってソース領域（２５）及
びドレイン領域（２６）は非晶質化される。
ばＳ＋０２等によるゲート絶縁膜（２９）を介して多結
晶シリコンによるゲート電極（３０）を形成し、このゲ
ート電極（３０）とセルファラインでソース領域（２５
）及びドレイン領域（２６）に例えばｎす中ンネルＦＥ
Ｔであればｎ形不純物イオン（例えばリンイオンＰ”）
（３１）をイオン注入する。このとき、同時にゲー
ト電極（３０）にもｎ形不純物が注入され、低抵抗のシ
リコンゲート電極（３０）が形成される。そして、この
ｎ形不純物のイオン注入によってソース領域（２５）及
びドレイン領域（２６）は非晶質化される。
次に、 ６００℃のアニール処理を施すことにより、活
性領域（２４）の結晶粒を種としてソース領域（２５）
及びドレイン領域（２６）の結晶成長が起こり、活性化
が進む。
性領域（２４）の結晶粒を種としてソース領域（２５）
及びドレイン領域（２６）の結晶成長が起こり、活性化
が進む。
なお、ソース領域（２５）及びドレイン領域（２６）の
形成として、リンイオン（３１）をイオン注入するのに
代えて、例えば第１図Ｆ′に示ずように全面にＰＳＧ
（リンシリゲートガラス）ＪＭ（３２）を被着形成し、
このｐ ｓ ｃ＋＝ （３２）からのリンの拡散によっ
てｎ中層のソース領域（２５）及びトレイン領域（２６
）を形成するごともできる。
形成として、リンイオン（３１）をイオン注入するのに
代えて、例えば第１図Ｆ′に示ずように全面にＰＳＧ
（リンシリゲートガラス）ＪＭ（３２）を被着形成し、
このｐ ｓ ｃ＋＝ （３２）からのリンの拡散によっ
てｎ中層のソース領域（２５）及びトレイン領域（２６
）を形成するごともできる。
しかる後、第１図りにボすように、全面に例；ｔばＣＶ
Ｄ５ｉ０２又はＰＳＧ等によるｊ−開花縁ｊで４（３３
）を被着形成して後、ソース及びドレインのコンタクト
用窓孔を形成し、次いで例えばＡβのソース電極（３４
） 、ドレイン電極（：３５） 、その他の配線を形成
して薄映トランジスタ（３６）を（Ｍる。
Ｄ５ｉ０２又はＰＳＧ等によるｊ−開花縁ｊで４（３３
）を被着形成して後、ソース及びドレインのコンタクト
用窓孔を形成し、次いで例えばＡβのソース電極（３４
） 、ドレイン電極（：３５） 、その他の配線を形成
して薄映トランジスタ（３６）を（Ｍる。
かかる製法によれば、第１図Ｅのアニール処理で、残さ
れた部分（２７）の多結晶シリコンを種として固相成長
が一方向のみに進み、即ら本例ではソース領域（２５）
から活性領域（２４）−ドレイン領域（２６）へと進む
ので、’Ｉｔ１１性領域（２４）内に結晶粒界が出来に
くくなり、その結果移動度μが向上し且つリーク電流を
減少させることができる等、ｘｖ＋模トランジスタとし
ての特性が向上する。また、残された部分（２７）を種
として短時間で固相成長が開始されるので、固相成長時
間が大幅に短縮され、薄膜トランジスタの製造効率が向
上する。
れた部分（２７）の多結晶シリコンを種として固相成長
が一方向のみに進み、即ら本例ではソース領域（２５）
から活性領域（２４）−ドレイン領域（２６）へと進む
ので、’Ｉｔ１１性領域（２４）内に結晶粒界が出来に
くくなり、その結果移動度μが向上し且つリーク電流を
減少させることができる等、ｘｖ＋模トランジスタとし
ての特性が向上する。また、残された部分（２７）を種
として短時間で固相成長が開始されるので、固相成長時
間が大幅に短縮され、薄膜トランジスタの製造効率が向
上する。
面、上潮ではｎチャンネルＦＥＴについて述べたが、Ｐ
チャンネルＦ Ｅ、 Ｔの製法にも本発明は通用できる
。
チャンネルＦ Ｅ、 Ｔの製法にも本発明は通用できる
。
（発明の効果）
本発明によれば、ソース領域又はドレイン領域の一部を
残して活性領域とドレイン領域又はソース領域を含む領
域を非晶質化して後、熱処理し、残された部分を種とし
て固相成−長を一方向に行わせることにより、活性領域
内に結晶粒界が出来にくくなり移動度μが向上すると共
に、リーク電流も抑制される。同時に残された部分を種
とし°ζ結晶成長するので、同相成長時間が短縮され、
薄膜トランジスタの製造効率が向上する。
残して活性領域とドレイン領域又はソース領域を含む領
域を非晶質化して後、熱処理し、残された部分を種とし
て固相成−長を一方向に行わせることにより、活性領域
内に結晶粒界が出来にくくなり移動度μが向上すると共
に、リーク電流も抑制される。同時に残された部分を種
とし°ζ結晶成長するので、同相成長時間が短縮され、
薄膜トランジスタの製造効率が向上する。
第１図は本発明の半導体装置の製造工程図、第２図は従
来の半導体装置の製造工程図である。 （２１）は基板、（２２）は薄膜の多結晶シリコン層、
（２２ａ）は素子形成領域、（２４）は活性領域、（２
５）はソース領域、（２６）はドレイン領域である。 第１図
来の半導体装置の製造工程図である。 （２１）は基板、（２２）は薄膜の多結晶シリコン層、
（２２ａ）は素子形成領域、（２４）は活性領域、（２
５）はソース領域、（２６）はドレイン領域である。 第１図
Claims (1)
- 【特許請求の範囲】 基板上に形成した薄膜半導体層の素子形成領域を他の素
子形成領域と分離し、 前記素子形成領域の活性領域以外の一部を残して他部を
非晶質化した後、 熱処理を行って該非晶質領域を固相成長させ、さらに、
前記固相成長させた領域に活性領域を形成することを特
徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261672A JPS62122172A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60261672A JPS62122172A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS62122172A true JPS62122172A (ja) | 1987-06-03 |
Family
ID=17365134
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60261672A Pending JPS62122172A (ja) | 1985-11-21 | 1985-11-21 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS62122172A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6450569A (en) * | 1987-08-21 | 1989-02-27 | Nec Corp | Manufacture of polycrystalline silicon thin film transistor |
| JPH01187874A (ja) * | 1988-01-22 | 1989-07-27 | Seiko Epson Corp | 半導体素子の製造方法 |
| JPH01187873A (ja) * | 1988-01-22 | 1989-07-27 | Seiko Epson Corp | 半導体装置の製造方法 |
| US5550070A (en) * | 1993-12-27 | 1996-08-27 | Sharp Kabushiki Kaisha | Method for producing crystalline semiconductor film having reduced concentration of catalyst elements for crystallization and semiconductor device having the same |
| US5696003A (en) * | 1993-12-20 | 1997-12-09 | Sharp Kabushiki Kaisha | Method for fabricating a semiconductor device using a catalyst introduction region |
| US6162667A (en) * | 1994-03-28 | 2000-12-19 | Sharp Kabushiki Kaisha | Method for fabricating thin film transistors |
-
1985
- 1985-11-21 JP JP60261672A patent/JPS62122172A/ja active Pending
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