JPS60173875A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS60173875A JPS60173875A JP59029824A JP2982484A JPS60173875A JP S60173875 A JPS60173875 A JP S60173875A JP 59029824 A JP59029824 A JP 59029824A JP 2982484 A JP2982484 A JP 2982484A JP S60173875 A JPS60173875 A JP S60173875A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
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- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
- H10D30/6725—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device having supplementary regions or layers for improving the flatness of the device
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明は、絶縁基板上の半導体層に素子を形成した半導
体装置の製造方法に関する。
体装置の製造方法に関する。
周知の如く、サファイア青の絶縁基板上にシリコン層を
形成したＳ ＯＳ （Ｓｉ ｌ１ｃｏｎ ０ｎＳａｐｐ
ｈｉｒｅ ） 構造のＭＯ８型トランジスタが知られて
いる。
形成したＳ ＯＳ （Ｓｉ ｌ１ｃｏｎ ０ｎＳａｐｐ
ｈｉｒｅ ） 構造のＭＯ８型トランジスタが知られて
いる。
従来、かかるｌ・ランジスタは、第１図に示す如くサフ
ァイア１上にシリコン層２をＪｔ？成した後、いわゆる
コプラナ法によりフィールド晒化膜３を形成して該酸化
膜３とこの酸化１１９３で分離される島状のシリコン層
２の高さをそろえ、更にｒ−ト電極４をダート絶縁膜５
を介して形成し、しかる後ダート′電極４をマスクとし
てシリコンＩｆ！２に不純物をイオン注入しソース、ド
レイン領域（夫々図示せず）等を形成することにより製
造されている。
ァイア１上にシリコン層２をＪｔ？成した後、いわゆる
コプラナ法によりフィールド晒化膜３を形成して該酸化
膜３とこの酸化１１９３で分離される島状のシリコン層
２の高さをそろえ、更にｒ−ト電極４をダート絶縁膜５
を介して形成し、しかる後ダート′電極４をマスクとし
てシリコンＩｆ！２に不純物をイオン注入しソース、ド
レイン領域（夫々図示せず）等を形成することにより製
造されている。
しかしながら、この製造方法によれば、フイ−ルド岐化
膜３の形成時に島状のシリコン層２のエツジ部（点線部
分）６に馬の口はし状の領域いわゆるバーズビーブが形
成され、設計したチャネル長と実際のチャネル長の間に
変換差が生じる。また、島状のシリコン層２に厚いフィ
ールド酵化膜３がノ１３成されるため、γ線等の多［１
１の放射線を受ける環境で動作させた場合、フィールド
敵化膜３中に多量のトラップを発生し、ＭＯＳ ）ラン
マスクのしきい値電圧を友化させてしまう１゜ また、従来、第２図に示−ｒ７Ａ＜サファイア１上に島
状のシリコン層２をｊｂ成した後、全面ば化を行なって
シリコン層２の表面にダート絶縁膜７を形成し、ダート
電極８、ソース、ドレイン領域（夫々図示せず）等を形
成することによりＭＯ８型トランジスタを製造する代表
的な方法が知られている。この方法によれば、前述した
第１図のトランジスタの場合と比べ、変換差はほとんど
生じないとともに、耐環境性にも優れている。しかしな
がら、ダート絶縁膜７形成時に島状のシリコン層２の側
面でサファイア１に近い部分９のダート絶縁膜７の膜厚
は他の部分のそれと比べて薄くなるため、ダート耐圧が
低下するという問題を生ずる。また、ダート電極８に電
圧を印加した場合、島状のシリコン層２のエツジ部分１
０で電界の集中がおこり、しきい値電圧が低下する、い
わゆる逆狭チャネル効果と呼ばれる現象がおこる。
膜３の形成時に島状のシリコン層２のエツジ部（点線部
分）６に馬の口はし状の領域いわゆるバーズビーブが形
成され、設計したチャネル長と実際のチャネル長の間に
変換差が生じる。また、島状のシリコン層２に厚いフィ
ールド酵化膜３がノ１３成されるため、γ線等の多［１
１の放射線を受ける環境で動作させた場合、フィールド
敵化膜３中に多量のトラップを発生し、ＭＯＳ ）ラン
マスクのしきい値電圧を友化させてしまう１゜ また、従来、第２図に示−ｒ７Ａ＜サファイア１上に島
状のシリコン層２をｊｂ成した後、全面ば化を行なって
シリコン層２の表面にダート絶縁膜７を形成し、ダート
電極８、ソース、ドレイン領域（夫々図示せず）等を形
成することによりＭＯ８型トランジスタを製造する代表
的な方法が知られている。この方法によれば、前述した
第１図のトランジスタの場合と比べ、変換差はほとんど
生じないとともに、耐環境性にも優れている。しかしな
がら、ダート絶縁膜７形成時に島状のシリコン層２の側
面でサファイア１に近い部分９のダート絶縁膜７の膜厚
は他の部分のそれと比べて薄くなるため、ダート耐圧が
低下するという問題を生ずる。また、ダート電極８に電
圧を印加した場合、島状のシリコン層２のエツジ部分１
０で電界の集中がおこり、しきい値電圧が低下する、い
わゆる逆狭チャネル効果と呼ばれる現象がおこる。
本発明は上記事情に鑑みてなされたもので、・やターン
変換差を少なくするとともに、ダート耐圧を向上しかつ
しきい値電圧を高められる半導体装置の製造方法を提供
することを目的とするものである。
変換差を少なくするとともに、ダート耐圧を向上しかつ
しきい値電圧を高められる半導体装置の製造方法を提供
することを目的とするものである。
本発明は、絶縁基板（例えばサファイア）上に形成され
た半導体層（シリコン層）を耐酸化性膜をマスクとして
選択的にエツチング除去し半導体層パターンを形成する
工程と、この半導体層パターンの側面に絶縁膜を形成す
る工程と、前記耐酸化性膜を含む基板全面に導電性材料
膜例えば不純物を高濃度にドレープした多結晶シリコン
膜を形成する工程と、この尋′ｍ性材料を異方性エツチ
ングして半導体層パターン及び耐酸化性膜の側壁のみに
該導電性材料膜を残存させる工程と、前記耐酸化性膜パ
ターンを除去した後酸化処理を施して残存する導電性材
料膜の表面を絶縁化する工程とを具備することを特徴と
し、前述した目的を達成するものである。
た半導体層（シリコン層）を耐酸化性膜をマスクとして
選択的にエツチング除去し半導体層パターンを形成する
工程と、この半導体層パターンの側面に絶縁膜を形成す
る工程と、前記耐酸化性膜を含む基板全面に導電性材料
膜例えば不純物を高濃度にドレープした多結晶シリコン
膜を形成する工程と、この尋′ｍ性材料を異方性エツチ
ングして半導体層パターン及び耐酸化性膜の側壁のみに
該導電性材料膜を残存させる工程と、前記耐酸化性膜パ
ターンを除去した後酸化処理を施して残存する導電性材
料膜の表面を絶縁化する工程とを具備することを特徴と
し、前述した目的を達成するものである。
以下、本発明をＳＯ８構造のＭＯ８型トラン （マスク
の製造に適用した場合について第３図（ａ）〜（ｆ）及
び第５４図を参照して説明する。
の製造に適用した場合について第３図（ａ）〜（ｆ）及
び第５４図を参照して説明する。
〔１〕 まず、絶縁基板としてのサファイア２１上にエ
ビタギシャル成長によりシリコン層（半導体層）、第１
の８１０２膜を形成した後、耐酸化膜としてのシリコン
窒化膜２２をマスクとしてＳ ｉ Ｏ２膜、シリコン層
を反応性イオンエツチング（Ｒ工Ｅ）により選択的に除
去し、Ｓ ｉ ０２１１Ｑ ハ９−ン２３、シリコン層
ノ（ターン２４を形成した（第３図（ａ）図示）。なお
、前記５ｉｏ２膜パターン２３は、次の工程の熱酸化時
の歪み防止の役割を果たす。つづいて、高温で熱酸化処
理を施してシリコン層パターン２４の側面に厚さ１００
〜５００Ｘ程度の第２の８ｉ０２ 膜２５を形成した（
第３図（ｂ）図示）。次いで、シリコン窒化膜２２を含
む全面に、リン又は砒素等のｎ型不純物を高濃度にドー
グされた多結晶シリコン膜（桿）料膜）２６を形成した
（第３図（Ｃ）図示）。
ビタギシャル成長によりシリコン層（半導体層）、第１
の８１０２膜を形成した後、耐酸化膜としてのシリコン
窒化膜２２をマスクとしてＳ ｉ Ｏ２膜、シリコン層
を反応性イオンエツチング（Ｒ工Ｅ）により選択的に除
去し、Ｓ ｉ ０２１１Ｑ ハ９−ン２３、シリコン層
ノ（ターン２４を形成した（第３図（ａ）図示）。なお
、前記５ｉｏ２膜パターン２３は、次の工程の熱酸化時
の歪み防止の役割を果たす。つづいて、高温で熱酸化処
理を施してシリコン層パターン２４の側面に厚さ１００
〜５００Ｘ程度の第２の８ｉ０２ 膜２５を形成した（
第３図（ｂ）図示）。次いで、シリコン窒化膜２２を含
む全面に、リン又は砒素等のｎ型不純物を高濃度にドー
グされた多結晶シリコン膜（桿）料膜）２６を形成した
（第３図（Ｃ）図示）。
■ 次に、この多結晶シリコン膜２６をＲＩ ｒｖによ
りエツチング除去して該多結晶シリコン膜２７をシリコ
ン窒化ＩＦ＋ ２２．５ｈｏ２膜パターン２３及びシリ
コン層パターン２４の側壁のみに残存させた（第３図（
ｄ）図示）。つづいて、熱リン酸を用いてシリコン窒化
膜２２をエツチング除去した後、 ５ｉ０２１１帖ノ”
ターン２３をエツチング除去した。この際、残存する多
結晶シリコン膜２７も幾分エツチングされた（第３図（
ｅ）図示）。次いで、熱酸化処理を施して露出したシリ
コン層２４上にダート絶縁膜２８を形成すると同時に、
残存多結晶シリコン膜２７表向にも酸化膜２９を形成し
た。しかる後、ダート絶縁膜２８上に例えば多結晶シリ
コンまたはＭ ＯＳ ＋ ２ のようなシリサイドから
なるダート電極３０を形成した。
りエツチング除去して該多結晶シリコン膜２７をシリコ
ン窒化ＩＦ＋ ２２．５ｈｏ２膜パターン２３及びシリ
コン層パターン２４の側壁のみに残存させた（第３図（
ｄ）図示）。つづいて、熱リン酸を用いてシリコン窒化
膜２２をエツチング除去した後、 ５ｉ０２１１帖ノ”
ターン２３をエツチング除去した。この際、残存する多
結晶シリコン膜２７も幾分エツチングされた（第３図（
ｅ）図示）。次いで、熱酸化処理を施して露出したシリ
コン層２４上にダート絶縁膜２８を形成すると同時に、
残存多結晶シリコン膜２７表向にも酸化膜２９を形成し
た。しかる後、ダート絶縁膜２８上に例えば多結晶シリ
コンまたはＭ ＯＳ ＋ ２ のようなシリサイドから
なるダート電極３０を形成した。
更に、このダート”ｆ４ｆ極３０をマスクとして前記シ
リコン層パターン２４にｎ型不純物例えばリンを所定の
条件でイオン注入し、Ｎ 型のソース、ドレイン領域３
１ 、 、？ ２を形成してＭＯ８型トランジスタを製
造した（第３図（ｆ）及び第４図図示）。ここで、第４
図は第３図（ｆ）の平面図である。
リコン層パターン２４にｎ型不純物例えばリンを所定の
条件でイオン注入し、Ｎ 型のソース、ドレイン領域３
１ 、 、？ ２を形成してＭＯ８型トランジスタを製
造した（第３図（ｆ）及び第４図図示）。ここで、第４
図は第３図（ｆ）の平面図である。
しかして、本発明によれば、サファイア２１上にシリコ
ン窒化膜２２をマスクとしてシリコン層パターン２４．
５ｉ０２膜パターン２３を形成し、更にこれらの側壁の
みに多結晶シリコン積２７を残存させた後、シリコン窒
化膜２２、ｓｌｏ、膜パターン２３を除去し、しかる後
熱処理を施すことによってダート絶縁膜２８、酸化膜２
９”ｙ、；形成するため、第１図のトランジスタの場合
のように・Ｐターン鹿換差な生じることなく、サブミク
ロンデバイスの作製もｈ」能となる。
ン窒化膜２２をマスクとしてシリコン層パターン２４．
５ｉ０２膜パターン２３を形成し、更にこれらの側壁の
みに多結晶シリコン積２７を残存させた後、シリコン窒
化膜２２、ｓｌｏ、膜パターン２３を除去し、しかる後
熱処理を施すことによってダート絶縁膜２８、酸化膜２
９”ｙ、；形成するため、第１図のトランジスタの場合
のように・Ｐターン鹿換差な生じることなく、サブミク
ロンデバイスの作製もｈ」能となる。
また、ケ゛−ト絶縁膜２８形成の際、シリコン１ｍパタ
ーン２４の側壁が第２の５ｉｎ２膜２５を介して残存す
る多結晶シリコｙ＊￥１−２２によって囲まれており、
かつこの多結晶シリコン時２７の酸化速度がシリコン層
パターン２４のそれと比べて大きいため、サファイア１
に近い多結晶シリコン嘩２７部分まで均一な酸化膜２９
が形成される。したがって、第２図のトランジスタと比
較してタート耐圧が向上する。
ーン２４の側壁が第２の５ｉｎ２膜２５を介して残存す
る多結晶シリコｙ＊￥１−２２によって囲まれており、
かつこの多結晶シリコン時２７の酸化速度がシリコン層
パターン２４のそれと比べて大きいため、サファイア１
に近い多結晶シリコン嘩２７部分まで均一な酸化膜２９
が形成される。したがって、第２図のトランジスタと比
較してタート耐圧が向上する。
更に、シリコン層パターン２４と接する第２の８ｉ０２
膜２５の膜厚を第１図のコプラナ法によるトランジスタ
の場合と比べ１桁以上（１００〜５００Ｘ）薄＜できる
ため、γ線等の放射線の影響もなく、しきい値電圧の低
下を阻止できる。また、シリコン層パターン２４と酸化
膜２９の間に導電性材料膜である多結晶シリコンＲ臭２
７を挟みこむため、ダート電極３０に電圧を印加した場
合に生ずる電界が多結晶シリコン層２７によってシール
ドされ、シリコン層パターン２４の側面まで及ばない１
．従って、しきい値電圧の低下を阻止できる。
膜２５の膜厚を第１図のコプラナ法によるトランジスタ
の場合と比べ１桁以上（１００〜５００Ｘ）薄＜できる
ため、γ線等の放射線の影響もなく、しきい値電圧の低
下を阻止できる。また、シリコン層パターン２４と酸化
膜２９の間に導電性材料膜である多結晶シリコンＲ臭２
７を挟みこむため、ダート電極３０に電圧を印加した場
合に生ずる電界が多結晶シリコン層２７によってシール
ドされ、シリコン層パターン２４の側面まで及ばない１
．従って、しきい値電圧の低下を阻止できる。
なお、上記実施例では、導電性材料膜としてリン又は砒
素等のｎ型不純物を高濃度にドープされた多結晶シリコ
ン膜を用いたが、これに限らない。また、この多結晶シ
リコン脈は予め上記ｎ型不純物を高濃度にドーグさせた
が、第３図（ｄ）の工程後、ｎ型不純物を多結晶シリコ
ン膜にイオン注入法、又は熱拡散法によりドーグさせて
もよい。
素等のｎ型不純物を高濃度にドープされた多結晶シリコ
ン膜を用いたが、これに限らない。また、この多結晶シ
リコン脈は予め上記ｎ型不純物を高濃度にドーグさせた
が、第３図（ｄ）の工程後、ｎ型不純物を多結晶シリコ
ン膜にイオン注入法、又は熱拡散法によりドーグさせて
もよい。
以上詳述した如く本発明によれば、ケ゛−ト耐圧の向上
、パターン斐換差の減少及びしきい値電圧の向上をなし
得る高信頼性の半導体装置を製造する方法を提供できる
ものである。
、パターン斐換差の減少及びしきい値電圧の向上をなし
得る高信頼性の半導体装置を製造する方法を提供できる
ものである。
第１図及び第２図は夫々従来のＳＯ８構造のＭＯ８型ト
ランジスタの断面図、第３図（ａ）〜（ｆｊ）は本発明
の一実施例に係るＳＯＳ構造のＭＯ８型トランジスタの
製造方法を工程順に示す断面図、第４図は第３図（狗の
平面図である。 ２１°°°サフアイア（絶縁基板）、２２・・・シリコ
ン窒化膜（耐酸化膜）、２３・・・５ｉｎ２膜パターン
、２４・・・シリコン層ノぐターン、２５・・・５ＩＯ
２膜、２６．２７・・・多結晶シリコン膜（導電性材料
膜）、２８・・・ダート絶縁膜、２９・・・酸化膜、３
０・・・ケ゛−ト電極、３ノ・・・Ｎ型のソース領域、
３２・・・Ｎ型のドレイン領域。
ランジスタの断面図、第３図（ａ）〜（ｆｊ）は本発明
の一実施例に係るＳＯＳ構造のＭＯ８型トランジスタの
製造方法を工程順に示す断面図、第４図は第３図（狗の
平面図である。 ２１°°°サフアイア（絶縁基板）、２２・・・シリコ
ン窒化膜（耐酸化膜）、２３・・・５ｉｎ２膜パターン
、２４・・・シリコン層ノぐターン、２５・・・５ＩＯ
２膜、２６．２７・・・多結晶シリコン膜（導電性材料
膜）、２８・・・ダート絶縁膜、２９・・・酸化膜、３
０・・・ケ゛−ト電極、３ノ・・・Ｎ型のソース領域、
３２・・・Ｎ型のドレイン領域。
Claims (2)
- （１） 絶縁基板」二に形成された半導体層を耐ｒ抜化
性１模をマスクとして選択的にエツチング除去し半導体
１ｙＱ ／９ターンを形成する工程と、この半４４体層
・やターンの側面に絶縁膜を形成する工程と、前記耐酸
化性膜を含む基板全面に導電性材料１模を形成する工程
と、この導電性材料膜を異方性エツチングして半導体層
パターン及び１制酸化性膜の側がとのみに該、・＄′市
性祠料膜を残存させる工程と、前記耐酸化性１［ソ１を
除去した後酸化処理を施して残存する導電性材料膜の表
面を絶縁化する工程とを具備することを特徴とする半導
体装置の製造方法。 - （２）！ふ電性材料膜として不純物を高濃度にドープし
た多結晶シリコン膜を用いることを特徴とする特許請求
の範囲第１項記載の半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029824A JPS60173875A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59029824A JPS60173875A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60173875A true JPS60173875A (ja) | 1985-09-07 |
Family
ID=12286767
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59029824A Pending JPS60173875A (ja) | 1984-02-20 | 1984-02-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60173875A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033367A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
| EP0510380A2 (en) * | 1991-04-23 | 1992-10-28 | Mitsubishi Denki Kabushiki Kaisha | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
| JPH0923010A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
-
1984
- 1984-02-20 JP JP59029824A patent/JPS60173875A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH033367A (ja) * | 1989-05-31 | 1991-01-09 | Nec Corp | Ｍｉｓ型半導体装置の製造方法 |
| EP0510380A2 (en) * | 1991-04-23 | 1992-10-28 | Mitsubishi Denki Kabushiki Kaisha | A thin film field effect device having an LDD structure and a method of manufacturing such a device |
| JPH0923010A (ja) * | 1995-06-30 | 1997-01-21 | Hyundai Electron Ind Co Ltd | 半導体素子及びその製造方法 |
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