JPH04196341A - 半導体装置の製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、半導体装置の素子分離形成法に係り、とくに
素子分離領域端における電界集中による電流を抑制する
ことが可能な半導体装置の製造方法に関する。

〔従来の技術〕

半導体装置の素子分離には、従来ＬＯＧＯ３（Ｌｏｃａ
ｌ　０ｘｉｄａｔｉｏｎ　ｏｆ　５ｉｌｉｃｏｎ）に代
表される選択酸化法が使用されている。これを第４図を
用いて詳細に説明する。

まず第４図（ａ）ｐ型半導体基板４０１上に例えば窒化
シリコン膜３０２を活性領域となる所望の領域に形成し
た後、これをマスクとして露出している基板領域４０３
にチャネルストッパとなる不純物をイオン打ち込み等で
注入し、この後（ｂ）選択酸化を行うことにより素子分
離領域にフィールド酸化膜４０４とチャネルストッパ層
４０５を同時に形成していた。この後（ｃ）ＭＯＳトラ
ンジスタを形成するためにゲート酸化膜４０６及びゲー
ト電極４０７を形成していた。

また近年においては、素子寸法の微細化に伴い上記のチ
ャネルストッパ層が熱拡散により横方向へも拡散するこ
とが問題となっており、アイ・イー・デイ−・エム　テ
クニカル　ダイジェスト（１９８７年）第５３２頁から
第５３５頁（ＩＥＤＭ。

Ｔｅｃｈｎｉｃａｌ　Ｄｉｇｅｓｔ（１９８７）ｐ　ｐ
　５３２−５３５）［こ記載されるように、素子分離の
選択酸化を行った後、−様にチャネルストッパ層を形成
していた。

これについて第５図を用いて、詳細に説明する。

まず第５図（ａ）ｐ型半導体基板５０１上に例えば窒化
シリコン膜５０２を活性領域となる所望の領域に形成し
た後、（ｂ）これをマスクとして選択酸化を行い先にフ
ィールド酸化膜５０３を形成した後、（ｃ）−旦窒化シ
リコン膜を除去し全面に基板と同じ導電型となる不純物
をイオン打ち込み等で注入しチャネルストッパ層５０４
を形成している。この後（ｄ）ＭＯＳトランジスタを形
成するためにゲート酸化膜５０５及びゲート電極５０６
を形成していた。

〔発明が解決しようとする課題〕

第４図に示すようなチャネルストッパの形成方法におい
ては、素子分離領域の酸化膜形成時に先にイオン注入を
行った不純物が熱拡散し、実効的なチャネル幅が狭くな
ることが考慮されていなかった。これにより基板表面の
不純物濃度が素子領域端で高くなっており、第６図に示
す実施例２のようにチャネルは場が狭いとしきい値電圧
が高くなるという問題があった。さらに第７図に示すよ
うにチャネル幅が狭くなるに従いしきい値電圧の上昇が
急激となる。そのため、微細な素子領域および素子分離
領域を両立されることが困難であった。

また第５図に示すようなチャネルストッパの形成方法に
おいては、チャネルストッパが後に形成されるＭＯＳ）
−ランジスタのソース・ドレイン拡散層を取り巻く形と
なるため、素子分離特性に優れる。しかしながら素子域
端部の基板濃度は、選択酸化時の不純物の組積等により
低下し、かつチャネルストッパ層形成に伴う基板表面側
での不純物濃度の変化は少ない。また素子寸法の微細化
に伴い、選択酸化時のフィールド酸化膜の横方向への延
び（バーズビーク）を抑制する必要があり、素子領域端
で電界の影響により局部的な電位の上昇が生しる。従っ
て第６図に示すＭＯＳトランジスタのゲート電圧−ドレ
イン電流特性において、従来例１のようにゲート電圧の
低電圧側で不要な電流（キング電流）が流れるという問
題が生じ、しきい電圧が低下する。またチャネル幅が狭
くなるに従いキング電流は見えなくなるが、電界の影響
が素子領域の両側から及ぼされ、基板表面の電位が上昇
し、第７図に示すように、しきい値電圧はさらに低下す
るという問題があった。

従って、上記の両者においては、チャネル幅とともにし
きい値電圧が変化し、複数のチャネル幅を有する回路設
計の上で問題となった。

またダイナミックＲＡＭまたはスタチックＲＡＭに代表
されるＭＯＳメモリにおいては、狭チャネル素子のしき
い電圧の低下に伴う消費電流の増加が生じる。またこれ
を回避するために狭チャネル素子のしきい電圧を上げた
場合、広チャネル素子のしきい電圧も上昇し、回路遅延
が増加するという問題があった。

本発明の目的は、上記問題を解決し、チャネル幅でしき
い電圧が変化することのない良好で微細な素子分離を得
ることのできる製造方法を提供することにある。

〔課題を解決するための手段〕

上記問題を解決するために、本発明においては、素子分
離領域形成後に、この素子分離端部に自己整合的に第１
のチャネルストッパを形成する。また素子分離特性向上
のために、第３図に示すような第２のチャネルストッパ
も追加する。

〔作用〕

本発明においては、第１のチャネルストッパにより素子
分離端で電界集中が生じても、素子領域端における基板
濃度が高いため空乏化しにくく、キング電流を防止する
ことができる。また第１のチャネルストッパは選択酸化
後におこなうため熱拡散による影響を受けづらく狭チャ
ネルのＭＯＳトランジスタに影響を与えない。

さらに第２のチャネルストッパにより、拡散層からの空
乏層の延びが抑えられ、微細な素子分離が得られる。

これらによりチャネル幅の違いによるしきい電圧の変化
を防止できる良好な素子分離が得られる。

〔実施例〕

第１図を用いて、本発明の一実施例を説明する。

まず（ａ）図に示すように、例えば不純物濃度が１ｅ１
７／ｃｓ？程度のｐ型半導体基板１０１上に耐酸化性の
絶縁膜である窒化シリコン膜１０２を化学気相成長法で
例えば厚さ２００ｎｍ堆積した後、リソグラフィとエツ
チングにより所望のパターン形成を行ない素子分離領域
のｐ型半導体基板１０１を露出させる。

ついでこのｐ型半導体基板１０１に例えば摂氏１０００
度程度０熱酸化をほどこし、窒化シリコン膜１０２で覆
われていない領域に例えば厚さ４００ｎｍの厚い酸化膜
１０３を（ｂ）図に示すように形成する。ついでこれに
アクセプタ不純物となるＢＦ２を例えば打ち込み条件３
０ｋｅＶ。

２ｅ１３／ａ＃で３０度程度の角度で斜めよりイオン打
ち込みし、局所的に膜が薄くなっている素子分離領域の
厚い酸化膜１０３端のｐ型半導体基板１０１内に、第１
のチャネルストッパ１０４を形成する。

つぎに（ｃ）図に示すように、窒化シリコン膜を除去し
た後、ｐ型半導体基板１０１ヘアクセプタ不純物となる
Ｂを、その分布の中心が厚い酸化膜１０３の直下或いは
それより浅くなるように、例えば打ち込み条件１５０ｋ
ｅＶ、１ｅ１３／ｃｎで全面に注入し、第２のチャネル
ストッパ１０５を形成する。

この後、（ｄ）図に示すように従来の半導体製造方法に
従い、ゲート酸化膜１０７、及びゲート電極１０７等を
形成する。

本実施例によれば、イオン打ち込みの角度や打ち込みエ
ネルギを変えることによりチャネルストッパ層１０４の
分布を制御することができる。

本発明の他の実施例を、第２図を用いて説明する。

第１の実施例と同様に、まず（ａ）図に示すように例え
ば不純物濃度が１ｅ１７／ａｌ程度のｐ型半導体基板２
０１上に耐酸化性の絶縁膜である窒化シリコン膜２０２
並びに多結晶シリコン膜２０３を化学気相成長法でそれ
ぞれ例えば厚さ２００ｎｍと４０ｎｍ堆積した後、リソ
グラフィとエツチングにより所望のパターン形成を行な
い素子分離領域のｐ型半導体基板２０１の一部を露出さ
せる。ここで窒化シリコン膜２０２上の多結晶シリコン
膜２０３が酸化膜でも何ら差し支えはない。

ついでこのｐ型半導体基板２０１に熱酸化をほどこし、
窒化シリコン膜２０２で覆われていない領域に例えば厚
さ４００ｎｍの厚い酸化膜２０５を（ｂ）図に示すよう
に形成する。この時窒化シリコン膜２０２上の多結晶シ
リコン膜２０３も同時に酸化されるため、窒化シリコン
膜２０２上には酸化膜２０４が形成される。

次に窒化シリコン膜２０２をエツチングガスとして例え
ば（ＣＦ４＋０２）とする等方性のドライエッチングに
より横方向へ片側で約５０ｎｍ程度後退させる。なお窒
化シリコン膜の厚さ方向に関しては、上に酸化膜２０４
があるためエツチングを防止することができる。

これにより、（ｃ）図に示すごとく厚い酸化膜２０５の
周囲で半導体基板２０１の一部が露出する。つぎに窒化
シリコン膜２０２上の酸化膜２０４をフッ酸の希釈水溶
液で除去した後、厚い酸化膜２０５と窒化シリコン膜２
０２をマスクとしてアクセプタ不純物となるＢＦ２を例
えば打ち込み条件３０ｋｅＶ、２ｅ　１３／ａ＆でイオ
ン打ち込みし、厚い酸化膜２０５端の半導体基板２０１
の露出している領域に第１のチャネルストッパ２０６を
形成する。

本実施例によれば、第１の実施例のごとく斜めのイオン
打ち込みを必要としないため、イオン打ち込み装置に制
約を与えない。

上記の実施例においては、素子分離領域の形成方法とし
て、最も単純な選択酸化法を用いて説明したが、他の素
子分離形成法、例えば選択酸化法の改良型や溝型素子分
離等にも適応可能である。

次にこれを第３図を用いて溝型素子分離における実施例
について説明する。

まず（ａ）図に示すように、基板濃度が１ｅ１７／ａ＋
？程度のＰ型半導体基板３０１上に熱酸化膜３０４を約
２０ｎｍ形成し、ついて窒化シリコン膜３０２及び酸化
膜３０３をＣＶＤ法でそれぞれ約２００ｎｍ、１００ｎ
ｒｎ堆積し、公知のりソグラフイとドライエツチングに
より所望の領域へ残存させる。ついでこれらの積層膜を
マスクとして（ｂ）図に示すように半導体基板中に深さ
５００ｎｍ程度の溝３０５を形成する。なお溝３０５の
形成は、上記の積層膜加工の際に一括処理しても差し支
えはない。次に溝３０５の側壁および底部へ熱酸化によ
り厚さ１０ｎｍ程度の熱酸化膜３０６を形成する。しか
るのも（ｃ）図に示すように溝底部の酸化膜を異方性の
トライエツチングにより除去したのち５溝の内部へ選択
成長やエッチバック等の公知の技術を用いて多結晶シリ
コン等の導電膜３０７を埋め込む。この時窒化シリコン
膜３０２上には酸化膜３０３が残存するようにしておく
。この後、（ｄ）図に示すごとく窒化シリコン膜３０２
をマスクとして溝内に埋め込んだ多結晶シリコン３０７
を選択酸化し、厚さ５０ｎｍから１１００ｎ程度のフィ
ールド酸化膜３０８を形成する。さらに（ｅ）図に示す
ごとく酸化膜３０３をマスクとして第２の実施例と同様
にして窒化シリコン膜３０２の等方性エツチングを行い
片側で約５０ｎｍ程度横方向へ後退させ、（ｆ）図に示
すように酸化膜３０３はフッ酸水溶液等で除去した後、
全面に例えばＢＦ２を５０ｋｅＶ。

１ｅ１３／ｄ等の条件イオン打ち込みを行うことにより
、素子分離領域の両端へチャネルストッパ層３０９を形
成する。この時、素子領域は窒化シリコン膜で覆われて
いるため、チャネルストッパが形成されることはない。

また、素子分離領域の多結晶シリコン膜３０７ヘチヤネ
ルストツパの不純物が注入されても何ら問題はない。後
は前記の実施例と同様に窒化シリコン膜３０２を熱リン
酸等で除去し、（ｇ）図に示すごとく全面にチャネルス
トッパ形成のイオン打ち込みを行い、チャネルストッパ
層３１０を形成する。さらにＭＯ５Ｉ−ランジスタにお
いては、公知の手法により、ゲート酸化膜３１１ならび
にゲート電極３１２を形成する。

本発明によれば、非常に微細な素子分離が実現できると
ともに、素子分離領域のフィールド酸化膜が１１００ｎ
程度と薄いために素子領域端における電界集中を緩和で
き、他の実施例に比へチャネルストッパ３０９の濃度を
低くできる。従ってチャネル幅が狭くなった場合でもチ
ャネルストッパ３０９が素子特性へ与える影響を小さく
できる。

〔発明の効果〕

本発明によれば、ＭＯＳ）−ランジスタのテール電流に
おけるキングを防止することができ、かつ素子寸法に伴
うしきい電圧の変化を抑制することが可能となるため、
様々な素子寸法ＭＯＳトランジスタを使用する回路設計
が容易となる。さらに微細素子におけるしきい電圧の低
下を防げるため、ＭＯ５Ｉ−ランジスタのオフ電流を小
さくでき、集積回路の消費電流を小さくできる。

【図面の簡単な説明】 第１図は本発明の第１の実施例を示す形成工程断面図、
第２図、第３図は他の実施例を示す形成工程断面図、第
４図、第５図は従来の形成工程断面図、第６図、第７図
は従来技術におけるＭＯＳトランジスタの特性図である
。 １０１．２０１・・・ｐ型半導体基板、１０２．２（１
２・・・窒化シリコン膜、１０３，２０５・・・フィー
ルド酸化膜、１０４，２０６・・・第１のチャネルスト
ッパ層、１０５，２０７・・・第２のチャネルストッパ
２ｍ 訂３（ＸＩ ３０１１　、、、、、、　　フィール■攻１し眼第３Ｉ
ＸＪ３ｏ３ ３１２　　、　　ゲート？Ｉｉ、極 射　４　Ｈ ４０７ゲート？ｔ１．４セ 若６ｍ 第７図 チャネル輻Ｗ

Claims (1)

1. 【特許請求の範囲】 １、素子分離領域の形成された第一導電型の半導体基板
   を有する装置において、少なくとも前記半導体基板の素
   子分離領域と接する半導体基板の上端部へ、素子分離の
   厚い酸化膜形成後、自己整合的に基板より１桁程度濃度
   の高い前記半導体基板と同じ導電型の領域を形成するこ
   とを特徴とした半導体装置の製造方法。 ２、特許請求の範囲第１項記載の半導体装置の製造方法
   において、第一導電型の半導体基板上の活性領域となる
   所望の領域へ少なくとも耐酸化性膜を設ける工程と、該
   耐酸化性膜に被われていない領域へ選択酸化により自己
   整合的に素子分離の厚い酸化膜を形成する工程と、前記
   耐酸化性膜ならびに厚い酸化膜をマスクとし第一導電型
   となる不純物を斜めより注入し、素子分離領域と接する
   半導体基板上部に１桁程度濃度の高い第一導電型層を形
   成する工程と、前記耐酸化性膜を除去した後、素子領域
   ならびに素子分離領域の前記半導体基板内部に第一導電
   型となる不純物を注入する工程とを含むことを特徴する
   半導体装置の製造方法。 ３、特許請求の範囲第１項記載の半導体装置の製造方法
   において、第一導電型の半導体基板上の活性領域となる
   所望の領域へ少なくとも耐酸化性膜を設ける工程と、該
   耐酸化性膜に被われていない領域へ選択酸化により自己
   整合的に素子分離の厚い酸化膜を形成する工程と、該耐
   酸化性膜を当方的に削り横方向へ後退させる工程と、前
   記の耐酸化性膜ならびに厚い酸化膜をマスクとし第一導
   電型となる不純物を注入し素子分離領域と接する半導体
   基板上部に濃度の高い第一導電型層を形成する工程と、
   前記耐酸化性膜を除去した後、素子領域ならびに素子分
   離領域の前記半導体基板内部に第一導電型となる不純物
   を注入する工程とを含むことを特徴とする半導体装置の
   製造方法。