JPS60123956A - メモリ書込装置 - Google Patents
メモリ書込装置Info
- Publication number
- JPS60123956A JPS60123956A JP23138983A JP23138983A JPS60123956A JP S60123956 A JPS60123956 A JP S60123956A JP 23138983 A JP23138983 A JP 23138983A JP 23138983 A JP23138983 A JP 23138983A JP S60123956 A JPS60123956 A JP S60123956A
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- JP
- Japan
- Prior art keywords
- data
- memory
- addresses
- register
- transfer
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- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
Landscapes
- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の利用分野〕
本発明は、同一内容のデータ全連続したメモリアドレス
に畳込む場合のデータ転送装置に関する。
に畳込む場合のデータ転送装置に関する。
本発明の目的は、同一内容のデータケ連続したメモリア
ドレスに畳込む場合、−回のデータ転送毎に、処理装置
と主記憶装置Ｃ以下ＭＭ）間のデータ交信を行なうこと
なく一括して、データと連続したアドレスｎ＝ｉ処理装
置からデータ転送制御装置（以下ＭＣＵ）に送出するこ
とにより、処理装置のメモリ書込時間ケ格段に短縮化す
る装置ヶ提供するにある。
ドレスに畳込む場合、−回のデータ転送毎に、処理装置
と主記憶装置Ｃ以下ＭＭ）間のデータ交信を行なうこと
なく一括して、データと連続したアドレスｎ＝ｉ処理装
置からデータ転送制御装置（以下ＭＣＵ）に送出するこ
とにより、処理装置のメモリ書込時間ケ格段に短縮化す
る装置ヶ提供するにある。
本発明の対象となるノ・−ドウエアケ第１図に示す、。
ｌは主記憶装置、２はＭＣＵ、３は共通ノ（ス、４〜６
は処理装置？示す。処理装置４〜６からのデータ転送要
求は、全て一担共通）くス３に出力し、ＭＣＵ２により
優先判定し順番に〜ＩＭＩとのデータ転送？行なう。こ
の場合の情報としては、（ａ）データ（ｂ）データ転送
方向（Ｃ）ＭＭアドレスの三種となり、−語毎に転送情
報の交信が行なわれる。従って、同一内容のデータケ連
続したＭＭアドレスに書込む場合でも、ＭＣＵの中にデ
ータがあるにもかかわらず、再度処理装置からデータが
転送される形となり非効率的である。Ｍ２図は第１図の
詳細図である。共通バス３はデータバス７、ＭＭアドレ
スバス８、データ転送方向９を示すバスにより構成し、
ＭＣＵ２には各々データレジスタ１０゜ＭＭアドレスレ
ジスタｌ ｌ ％ データ運送制御回路１２に接続する
。処理装置４，５には同様に転送データを格納するレジ
スタ１３．ＭＭアドレスヶ送出するレジスタ１４、デー
タ転送方向ケ指定する制御回路１５があり共通バス３に
接続する。
は処理装置？示す。処理装置４〜６からのデータ転送要
求は、全て一担共通）くス３に出力し、ＭＣＵ２により
優先判定し順番に〜ＩＭＩとのデータ転送？行なう。こ
の場合の情報としては、（ａ）データ（ｂ）データ転送
方向（Ｃ）ＭＭアドレスの三種となり、−語毎に転送情
報の交信が行なわれる。従って、同一内容のデータケ連
続したＭＭアドレスに書込む場合でも、ＭＣＵの中にデ
ータがあるにもかかわらず、再度処理装置からデータが
転送される形となり非効率的である。Ｍ２図は第１図の
詳細図である。共通バス３はデータバス７、ＭＭアドレ
スバス８、データ転送方向９を示すバスにより構成し、
ＭＣＵ２には各々データレジスタ１０゜ＭＭアドレスレ
ジスタｌ ｌ ％ データ運送制御回路１２に接続する
。処理装置４，５には同様に転送データを格納するレジ
スタ１３．ＭＭアドレスヶ送出するレジスタ１４、デー
タ転送方向ケ指定する制御回路１５があり共通バス３に
接続する。
第３図は共通バス３上でのデータ転送タイムチャートを
示し、ＭＭアドレス８（メモリアドレス）ｎ、ｎ＋１．
ｍ、ｍ＋ｌに各々”ｌ ｂｌ ｃｌ ｄというデータ７
ケ転送することを衆わしている。第４図は本発明の対象
となる連続したアドレスに同一データケ艦込む場合ケ示
し、ｎ番地からｎ＋４番地までａというデータを転送す
ることを表わしている。
示し、ＭＭアドレス８（メモリアドレス）ｎ、ｎ＋１．
ｍ、ｍ＋ｌに各々”ｌ ｂｌ ｃｌ ｄというデータ７
ケ転送することを衆わしている。第４図は本発明の対象
となる連続したアドレスに同一データケ艦込む場合ケ示
し、ｎ番地からｎ＋４番地までａというデータを転送す
ることを表わしている。
第５図ないし第７図に本発明の要点？示す。
第５図は本発明のポイントとなるデータ構成ケ示す。書
込データと平行して連続する語数（連続したアドレス）
全送出することにより、１回の転送で連続したｎアドレ
スに同一データを書込むことが可能になる。第５図では
、ビット０〜１５が書込データゲ示［７、ビット１６〜
１９が連続するアドレスバス示す。つまり、連続するア
ドレスが５ならば、同一データ勿連続したアドレスに５
回転送すること？意味する。第６図は本発明の構成ハー
ド９エアケ示す。〜１ｃＵ２の中にはデータレジスタｌ
Ｏの他に、＋１更新可能なアドレスレジスタｌｌ、この
アドレスレジスタ１１の史新回数全制御する連続したア
ドレスｎ忙１回をメモリ書込毎に−ｌするカウンタ１６
にもち、甘た、共通バス３にも連続したアドレス数を交
信するだめの信号線１８にもつ。処理装置４にも連続し
たアドレスレジスタするレジスタ１７に−もつ。第７図
は本発明によるデータ転送のタイムチャートケ示す。
込データと平行して連続する語数（連続したアドレス）
全送出することにより、１回の転送で連続したｎアドレ
スに同一データを書込むことが可能になる。第５図では
、ビット０〜１５が書込データゲ示［７、ビット１６〜
１９が連続するアドレスバス示す。つまり、連続するア
ドレスが５ならば、同一データ勿連続したアドレスに５
回転送すること？意味する。第６図は本発明の構成ハー
ド９エアケ示す。〜１ｃＵ２の中にはデータレジスタｌ
Ｏの他に、＋１更新可能なアドレスレジスタｌｌ、この
アドレスレジスタ１１の史新回数全制御する連続したア
ドレスｎ忙１回をメモリ書込毎に−ｌするカウンタ１６
にもち、甘た、共通バス３にも連続したアドレス数を交
信するだめの信号線１８にもつ。処理装置４にも連続し
たアドレスレジスタするレジスタ１７に−もつ。第７図
は本発明によるデータ転送のタイムチャートケ示す。
ここではメモリアドレス１０００番地から１００７番地
オでａというブータラ書込んだ場合の例奮示す。共通バ
ス３上でｉ’１１０００というメモリアドレスが２１の
アドレスバス上に送出され、また、同時に、データａが
２４のデータバスに送出される。データ送出と同時に２
０の信号線上に連続アドレス指定”８″が送出さｔしる
。３め共通バス上ではこの一回のデータ転送のみが行な
われる。次に、ＭＣＵ２．ＭＭＩ間のデータ転送にメモ
リアドレスバス２３、データバス２２により、１０００
番地から順に１００７番地甘で”せ″というデータが転
送される。従って、従来１００７番地までのデータ転送
の時間捷で共通バス３が占有されていだのに対し、図中
′１゛の間が占有解除が可能となり、この間、処理装置
４〜７の相互交信等他用途に使用出来るように斤り、処
理装置全体の処理性向上が可能となる。
オでａというブータラ書込んだ場合の例奮示す。共通バ
ス３上でｉ’１１０００というメモリアドレスが２１の
アドレスバス上に送出され、また、同時に、データａが
２４のデータバスに送出される。データ送出と同時に２
０の信号線上に連続アドレス指定”８″が送出さｔしる
。３め共通バス上ではこの一回のデータ転送のみが行な
われる。次に、ＭＣＵ２．ＭＭＩ間のデータ転送にメモ
リアドレスバス２３、データバス２２により、１０００
番地から順に１００７番地甘で”せ″というデータが転
送される。従って、従来１００７番地までのデータ転送
の時間捷で共通バス３が占有されていだのに対し、図中
′１゛の間が占有解除が可能となり、この間、処理装置
４〜７の相互交信等他用途に使用出来るように斤り、処
理装置全体の処理性向上が可能となる。
本発明の具体的実施例を第８図に示す。ＭＣＵ２にはデ
ータレジスタ１０、＋１更新可能なアドレスレジスタ１
１．このアドレスレジスタ１１のカウントアツプ制御？
行なう−ｌ減算カウンタ１６、減算カウンタ１６は連続
するアドレスに’Ｉｎ奮−担記憶し、−回のメモリ１込
毎に−１する動作を行なう。２６はフリラグフロッグを
示し、メモリ１込要求信号の出力制御ケ行なう。２７は
メモリ書込要求信号、２８はその応答信号ケ示す。
ータレジスタ１０、＋１更新可能なアドレスレジスタ１
１．このアドレスレジスタ１１のカウントアツプ制御？
行なう−ｌ減算カウンタ１６、減算カウンタ１６は連続
するアドレスに’Ｉｎ奮−担記憶し、−回のメモリ１込
毎に−１する動作を行なう。２６はフリラグフロッグを
示し、メモリ１込要求信号の出力制御ケ行なう。２７は
メモリ書込要求信号、２８はその応答信号ケ示す。
１０．１１．１６の各々のレジスタは、共通ノくス３か
らのメモリ書込要求？２５のデコーダにより解続し、３
０のタイミングパルスと同期し、同時に書込が行なわれ
る。２９は共通ノ（ス３のデータ転送制御信号ラインで
あり、データ転送方向、タイミングを制御する。連続す
るアドレス数は１８の信号ラインから１６の減算カウン
タにセントされ、メモリ転送毎に−１し、出力が全てＯ
になるまでこの動作がくり返えされる。これらの動作に
より連続したメモリアドレスに同一内容のデータ′ｆＩ
：書込むことが可能となる。
らのメモリ書込要求？２５のデコーダにより解続し、３
０のタイミングパルスと同期し、同時に書込が行なわれ
る。２９は共通ノ（ス３のデータ転送制御信号ラインで
あり、データ転送方向、タイミングを制御する。連続す
るアドレス数は１８の信号ラインから１６の減算カウン
タにセントされ、メモリ転送毎に−１し、出力が全てＯ
になるまでこの動作がくり返えされる。これらの動作に
より連続したメモリアドレスに同一内容のデータ′ｆＩ
：書込むことが可能となる。
本発明によれば、連続したアドレスに同一データｋｍ込
む場合、連続したｎアドレス分の転送が可能となり、こ
れにより空いた共通バスケ他用途に使用できる。
む場合、連続したｎアドレス分の転送が可能となり、こ
れにより空いた共通バスケ他用途に使用できる。
第１図は従来の対象構成金示すブロック図、第２図は第
１図の詳細図、第３図、第４図は従来のデータ転送タイ
ムチャート、第５図は本発明のデータフォーマット、第
６図は本発明の一実施例のハードウェア構成図、第７図
は本発明のデータ転送タイムチャート、第８図は本発明
の回路図である。 １１・・・アドレスレジスタ、１６・・・減算カウンタ
。 代理人 弁理士 高橋明夫 ＄７図 メモ’／７ドレス （＝７ｔシ〕◇７２′ｊや続アトＵ
スＩ瞥Ａシぐ＝＝１−＝Σ−″。
１図の詳細図、第３図、第４図は従来のデータ転送タイ
ムチャート、第５図は本発明のデータフォーマット、第
６図は本発明の一実施例のハードウェア構成図、第７図
は本発明のデータ転送タイムチャート、第８図は本発明
の回路図である。 １１・・・アドレスレジスタ、１６・・・減算カウンタ
。 代理人 弁理士 高橋明夫 ＄７図 メモ’／７ドレス （＝７ｔシ〕◇７２′ｊや続アトＵ
スＩ瞥Ａシぐ＝＝１−＝Σ−″。
Claims (1)
- 【特許請求の範囲】 １、主記憶装置と処理装置間のデータ転送装置において
、 一同一内容のデ〜りを連続するアドレスに書込む場合、
データと同時に連続する転送語数ｎｉ送出し、これによ
り１回のデータ転送で連続するｎ語？一括転送するため
、前記主記憶装置と前記処理装置間の前記データ転送全
制御する装置に転送アドレス全＋１する第１のカウンタ
と、このカウンタの出力を前記主記憶装置のアドレスと
し、捷だ、連続するｎ語を記憶し、１回のメモリ書込毎
に−１する第２のカウンタと、前記第２のカウンタの内
容が０になるまで同一データを前記主記憶装置に書込む
手段とからなることを特徴とするメモリ書込み装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23138983A JPS60123956A (ja) | 1983-12-09 | 1983-12-09 | メモリ書込装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP23138983A JPS60123956A (ja) | 1983-12-09 | 1983-12-09 | メモリ書込装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60123956A true JPS60123956A (ja) | 1985-07-02 |
Family
ID=16922842
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP23138983A Pending JPS60123956A (ja) | 1983-12-09 | 1983-12-09 | メモリ書込装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60123956A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426949A (en) * | 1987-07-23 | 1989-01-30 | Fuji Xerox Co Ltd | Transfer controller for memory data |
-
1983
- 1983-12-09 JP JP23138983A patent/JPS60123956A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6426949A (en) * | 1987-07-23 | 1989-01-30 | Fuji Xerox Co Ltd | Transfer controller for memory data |
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