JPS5975365A

JPS5975365A - ベクトル処理装置

Info

Publication number: JPS5975365A
Application number: JP57184553A
Authority: JP
Inventors: Koichiro Omoda; 面田　耕一郎; Shunichi Torii; 俊一鳥居; Shigeo Nagashima; 長島　重夫; Yasuhiro Inagami; 稲上　泰弘; Takayuki Nakagawa; 貴之中川
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-10-22
Filing date: 1982-10-22
Publication date: 1984-04-28
Also published as: GB2130767B; JPH0425582B2; GB8327931D0; US4825361A; DE3338345C2; GB2130767A; DE3338345A1

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】〔発明の利用分野〕本発明はベクトル演算を高速に実行可能なベクトルプロ
セッサに関し、特に、ベクトルレジスタへのベクトルデ
ータの書込みおよび読出し制御を簡略化し高速に処理す
るベクトルプロセッサに関する。

〔従来技術〕

第１図はベクトルプロセッサにおけるベクトル演算のよ
うすを余したものである。

図中、１００は主記憶装置、２ｏｏはベクトルレジスタ
群、２００−１〜２００−　ｎは各々ｍ要素で構成され
るベクトルレジスタ、３００ｆ’ｌ［器である。本図は
、を要素から成るベクトルデータＡ　（１−ｔ）、　Ｂ
　（１−１）を主記憶装置１０かう、一旦、各々ベクト
ルレジスタ２００−１゜２００−２へ読出し、更にこれ
らのデータを演算器３００に入力させ必要な演算を施し
、この演算結果をベクトルレジスタ２００−３を経由し
て主記憶装置１００のベクトルデータＣ（１−１）に書
込む処理を示している。

この場合、主記憶装置１００に格納されているベクトル
データをベクトルレジスタに読出して演算するとき従来
技術では次のような問題点が生ずるが、これを第２図を
用いて説明する。

第２図に於て、１００は主記憶装置、２００−１はベク
トルレジスタである。ベクトルレジスタの各要素のデー
タ巾を８バイト、主記憶装置からのベクトルデータの読
出しおよび書込みのデータ巾を８バイト、主記憶装置上
でのベクトルデータのアドレス付けをバイト単位と仮定
する。また、ベクトルデータは次のようムアドレス形式
で主記憶装置上に格納されるものとする。即ち、先頭要
素（第１番目の要素）のアドレスは指定されるが、２番
目以降の要素のアドレスは前要素からの増分値（インク
リメント値と呼ぶことにし、バイト単位で指定）で指定
するものとする。

図中、（ａ）と（ｂＪは、各要素のデータ巾が８バイト
で構成されるベクトルデータを主記憶装置１００からベ
クトルレジスタ２００−１に読出し、さらにこの読出し
データを演算器３００へ入力する様子を示している。（
ａ）ではベクトルデータのインクリメント値は８であシ
、主記憶装置１００には連続して格納されてお！ｌ）％
（ｂ）ではインクリメント値が１６であるため非連続と
なり１つおきに格納されている。いずれにしても、（場
と（ｂ）ではデータを操作（例えばシフト等の演算）な
しで演算器へ規則正しく供給できる。

（Ｃ）と（ｄ）は、各要素のデータ巾が４バイトで構成
されるベクトルデータの場合の様子を示している。

（Ｃ）では、インクリメント値が４であり、主記憶装置
には連続して格納されている。このため、主記憶装置か
ら２要素分をまとめ”Ｃ読出す方式が採用されているが
、この方式では例えば図中に示す如く、ベクトルデータ
の第１と第２の要素がベクトルレジスタの第１要素の左
右の半分づつに読出される。また、（ｄ）ではインクリ
メント値が２０であり、図中に示すように奇数番要素で
はベクトルレジスタの各要素の左半分に、また偶数要素
では右半分に有効な４バイトデータが読出される。

このように、（Ｃ〕と（ｄ）の場合にベクトルレジスタ
に読出されたデータを要素番号の低い順に、かつ左゛づ
めにして演算器へ入力させるためには、・ベクトルレジ
スタの読出しカウンタの更新が、４バイトデータでかつ
アドレス連続ケースと、それ以外のケースで異なりカウ
ンタ更新が複雑化する。

・４バイトデータの場合、ベクトルレジスタの１要素の
８バイトデータに、有効な４バイトデータが２個詰まっ
ているか、あるいは１個であるか、右半分があるいは左
半分にあるのかを表示する情報がベクトルレジスタ制御
部に必要であり、更に４バイトデータを切出す回路が必
要となりベクトルレジスタ制御部が複雑化する。

という問題点があった。

〔発明の目的〕

従来は、ベクトルレジスタから演算器へデータを転送す
る間に上述したようなデータ操作を行なっていたが、こ
のデータ操作を第３図に示すように主記憶装置から読出
してベクトルレジスタに格納する以前に行なうようにし
て、ベクトルレジスタ制御部を簡略化し、ベクトルレジ
スタへの書込み及び読出しを高速化することにある。

〔実施例〕

以下実施例により本発明の詳細な説明する。第４図は、
本発明の実施例を示す構成図である。図中、１はベクト
ル命令制御回路、２はアドレスレジスタ群、３はインク
リメントレジスタ群、４はインクリメントイ直が４であ
るかどうかを検出する検出回路、５はアドレス境界が４
バイトかどうかを検出する検出回路、７はリクエスト発
行制御回路、８はリクエスト発行レジスタ、９はオーダ
レジスタ、１０はアドレス発生回路、１１はアドレスレ
ジスタ、１２はプライオリティ回路、１３はＭＳ起ｔｌ
］レジスタ、１４はオーダレジスタ、１５はアドレスレ
ジスタ、１６はアドバンスレジスタ、１７はオーダレジ
スタ、１８はデータレジスタ、１９はデータ変換制御回
路、２０は書込み指示レジスタ、２１は書込み終了指示
レジスタ、２２はデータレジスタ、２３はベクトルレジ
スタ書込み回路、１００は主記憶装置、２００−１〜２
００−〇はベクトルレジスタ、ｔＯ−ｔ２７．ｔ２Ｂ−
１〜ｔ２Ｂ−ｎ、ｔ２９〜ｔ３４は信号線である。

第４図を用いて、最初に、第２図（ａ）で示したベクト
ルデータＡ（１−５）を主記憶装置１００から読出して
ベクトルレジスタ２００−１に書込む動作を記す。ベク
トル命令制御回路１は信号線１２．１２９を介して、そ
れぞれリクエスト発行制御回路７、ベクトルレジスタ書
込み回路２３に起動信号を転送する。同時に、信号線ｔ
１を介して処理要素数を、信号線ｔ３２を介して、ベク
トルデータの各要素のデータ巾をリフ・エスト発行制御
回路７へ転送する。このデータ巾は、ｔ３４を介して主
記憶装置１００から読出したベクトル命令を解読して得
られ、４バイト巾のベクトルデータを指定する命令のと
き信号線ｔ３２が１となり、８バイト巾を指定するとき
０となる。第２図（ａ〕の例では８バイト巾命令のため
ｔ３４は１となる。

また、信号線ｔ３０を介して読出しデータを格納するベ
クトルレジスタ番号（２００−１）をベクトルレジスタ
書込み回路２３に転送する。さらに、主記憶装置１００
に格納されているベクトルデータの先頭要素のアドレス
を保持しているアドレスレジスタ群２と、隣合う要素間
の増分値を保持するインクリメントレジスタ群３の中か
ら信号線１０で指定されるレジスタ番号のものを選択し
てアドレス発生回路１０に転送する。このアドレス発生
回路１０への転送と同時に、先頭要素のアドレスを検出
回路５に入力し、アドレス境界が４バイトかどうかを検
出し、′リクエスト発行制御回路７へ転送する。本例で
は、先頭アドレスが０１００（但し、１６進表示）であ
シ、４バイト境界でないため検出回路５より信号線ｔ１
０を介してＯを転送する。また、増分値を検出回路４に
入力し、値が４かどうかを検出して、４であれば１，４
以外であればＯを出力し、信号線ｔ６を介してリクエス
ト発生制御回路７へ転送する。本例の増分値は８のため
、信号線ｔ６には０が出力される。

上記の前処理が終了すると、主記憶装置１００からの読
出し動作を開始するが、この場合の処理子１１＠を第６
図（ａ）のタイムチャートを参照しながら以下に述べる
。なお、ここでは便宜的に、ベクトルデータＡ（１〜５
）の各要素に対して信号線ｔ１１を介してリクエスト発
行レジスタ８からプライオリティ回路１２に読出しを要
求するためのリクエストが発行されるが、第１要素のリ
クエストが発行される時間を第１サイクルとする。第１
サイクルには、第１９素のリクエスト発行と同時に、信
号線ｔ１２を介してオーダレジスタ９からプライオリテ
ィ回路１２ヘリクエストオー・ダが、信号ｍｔ１４を介
してアドレスレジスタ１１からプライオリティ回路１２
へ読出しアドレスが送出される。ここで、リクエストオ
ーダとして例えば第５図に示すような構成を考える。

５ビツトで構成され、ビットＯはリクエスト番号を指定
する。第４図の上側に破線で囲んだ部分をリクエストと
呼ぶことにし、このようなりクエスクを複数設ける場合
が考えられ、これらを番号付けする。本構成ではりクエ
スタ０と１を用い、リクエスタ０を読出し専用、リクエ
スタ１を書込み専用とする。ここでは、リクエスタＯを
使用するため、ビットＯは０となる。ビット１は、ベク
トルデータのデータ巾を指定し、８バイト巾を指定する
命令のとき０，４バイト巾を指定する命令のとき１とな
る。

ここで、第２図（ａ）ではデータ巾が８バイトのため、
ビット１は０となるビット２，３はデータ有効／無効を
示す。主記憶装置１００を１回アクセスするときのデー
タ巾は８バイトであるため、１要素のデータ巾が４バイ
トのときは、アクセスする８バイトに２個詰っているケ
ース、８バイトの前半４バイトに入っているケース、後
半４バイトに入っているケースがあるが、ビット２は前
半４バイトにデータが入っているとき１、データが入っ
ていないとき０となり、ビット２は後半４バイトにデー
タが入っているとき１、データが入っていないときＯと
なる。なお、１要素のデータ巾が８バイトのときは１，
２が共に１となる。

また、ビット４は最終リクエストであることを指定する
。

プライオリティ回路１２に入力されたリクエストは同一
サイクルで選択され、信号線１６を介して、’ＭＳ起動
レジスタ１３にセットされ、第２サイクルで信号線７１
９を介してＭＳ起動信号として主記憶装置１００に転送
される。

なお、プライオリティ回路１２にはりクエスタ１からも
リクエストが入力される。このため、両リクエスタ間で
バンク等の競合が生じた場合はある優先順位に基づいて
リクエストを選択するため、リクエストの入力されるサ
イクルと同一サイクルで選択されるとは限らないが、本
発明では他リクエスタが動作していないと仮定し、同一
サイクルで選択されるものとする。

また、ＭＳ起動信号と同期して、信号線ｔ１７゜オーダ
レジスタ１４．信号線ｔ２０を介してオーダが、信号線
ｔ１８．アドレスレジスタ１５．信号線ｔ２１を介して
アドレスが主記憶袋＃１０゜へ転送される。

第１サイクルで第１要素のリクエストがプライオリティ
回路１２で選択されるが、このとき、リクエストが選択
されたことを示すリクエストセレクト信号が信号線ｔ１
５を介してリクエスト発行制御回路７に転送される。リ
クエスト発行制御回路７はこのリクエストセレクト信号
をもとに、第２要素に対するリクエスト、オーダをそれ
ぞれ信号線ｔＢ、ｔ９を介してリクエスト発行レジスタ
８、オーダレジスタ９にセットする。これと同期して、
アドレスをアドレス発生回路１０から信号線ｔ７を介し
てアドレスレジスタ１１にセットする。そして、これら
第２要素のリクエスト、オーダ、アドレスは第１要素の
場合と同一経路で第２サイクルにプライオリティ回路１
２に入力される。

同様にして順次処理されるが、処理要素数が５であるた
め、第５要素に対するリクエストが最終となる。そこで
、第５サイクルに信号線ｔ１２を介してプライオリティ
回路１２に入力されるオーダのビット４が初めて１とな
る。

そして、この最終リクエストであることを意味するオー
ダのビット４は、信号線ｔ１３を介してリクエスト発行
制御回路７にも入力される。このオーダのビット４が１
でかつプライオリティ回路１２かう信号１ｔ１５を介し
てリクエストセレクト信号が入力される。次の第６サイ
クルで信号線ｔ３を介してベクトル命令制御回路１に終
了報告を行う。

なお、第６図（ａ）に示す通り、信号線７１２から出力
するオーダは、第１〜第５“サイクル間で、順次、００
１１０．００１１０，００１１０，００１１０゜００１
１１となるが、これらのオーダがどのように生成される
かを、第７図を用いて説明する。″第７図は、リクエス
ト発行制御回路７の構成図である。図中、３００は選択
器、３０１〜３０５゜３２４．３２５はレジスタ、８は
リクエスト発行レジスタ、９−０〜９−４はオーダレジ
スタ９の各々ビットＯ〜４を構成するレジスタ３０６〜
３１４は反転回路、３４０〜３５７はＡＮＤ回路、３７
０〜３７６はＯＲ回路、３２０，３２１゜３２２は、各
々、レジスタ３０１の値を入力とじ、値が０以上のとき
１を出力する検出回路、値が２のとき１を出力する検出
回路、値が１のとき１を出力する検出回路、３２３はレ
ジスタ３０１の値を入力して、２あるいは１を減算する
カウントダウン回路である。

レジスタ３０１には信号線ｔ１、選択器３０１を介して
処理要素数５がセットされ、各要素のデータ巾を示す情
報を保持するレジスタ３０２には、信号線ｔ３２を介し
て８バイト巾を示す０がセットされ、増分値が４かどう
かを保持するレジスタ３０３には、信号線ｔ６を介して
増分値が４でないことを示す０がセットされ、先頭アド
レスが４バイト境界にあるかどうかの情報を保持するレ
シスタ３０４には、信号線ｔ１０を介して４バイト境界
でないことを示す０がセットされる。また、レジスタ３
０５は、起動信号が送出されると１にセットされ、リク
エストがプライオリティ回路１２に発行されるとＯにリ
セットされるものとする。ｔ３３はアドレス発生回路１
ｏがら送出される信号線であり、１のときアドレスが４
バイト境界にあることを示す。

以下、各サイクルでのオーダの生成手順を記す。

レジスタ３０１の値が５であるため検出回路３２０から
１、レジスタ３０５が１であるためＯＲ回路３７５から
１、レジスタ３０２が０であるため、ＡＮＤ回路３４０
を介して反転回路３１０がら１が各々出力されこれらを
入力とするＡＮＤ回路３４４でＡＮＤが成立して、１を
出力する。このＡＮＤ回路３４４からの１出力がＯＲ回
路３７１を介して、リクエスト発行レジスタ８に１がセ
ットされ、信号線、４１１を介してプライオリティ回路
１２に第１要素のリクエストが第１サイクルで発行され
る。

これと同時に、レジスタ３０１の値はカウントダウン回
路３２３にも入力され、ＡＮＤ回路３５７からの出力が
１になることにより１だけ減算されて４となり、選択器
３００を介してレジスタ３０１に再度セットされる。

また、反転回路３１３から１が出力されることにより、
ＯＲ回路３７２、ＡＮＤ回路３５３を介してレジスタ９
−２に１が、また、ＯＲ回路３７３、ＡＮＤ回路３５５
を介して、レジスタ９−３に１がセットされる。

また、本例ではりクエスタＯを使用するため、レジスタ
９−０は常にＯに固定されている。レジスタ９−１はレ
ジスタ３０２が０のため０となる。

また、ＡＮＤ回路３５０，３５１、検出回路３２２の出
力が共にＯのため、この３出力を入力とするＯＲ回路３
７４からＯが出力され、ＡＮＤ回路３５６を介して０が
レジスタ９−４にセットされる。

次に、第２〜第５サイクル間でも同様の経路でレジスタ
９−０〜９−３に００１１がセットされる。但し、第２
サイクル以降では、レジスタ３０５はＯにリセットされ
るが、信号線ｔ１５を介してプライオリティ回路１２か
ら送出されるリクエストセレクト信号が１になるため、
ＯＲ回路３７５の出力が１となりリクエストが発行され
る。レジスタ９−４には、第２〜第４サイクルの間でも
Ｏがセットされるが、第５サイクルでは次のようにして
１がセットされ、最終要素となる。即ち、レジスタ３０
１の値が減算されて１になるため検出回路３２２から１
が出力され、ＯＲ回路３７４、ＡＮＤ回路３５６を介し
て１がレジスタ９−４にセットされる。

そして、第６サイクルでは、レジスタ３０１の値は０と
なり、検出回路３２０からの出力が０となってもはやリ
クエスト発行レジスタ８に１がセットされなくなり、プ
ライオリティ回路１２へのリクエスト送出が行なわれな
い。また、第６サイクルでは、レジスタ３２５が１にセ
ットされ、信号線ｔ３を介してベクトル命令制御回路１
へ終了報告を行なう。

信号線ｔ１９を介してＭＳ起動信号が主記憶装置１００
へ転送されると、これに対するアドバンス信号が５サイ
クル後（本実施例では５サイクルとしたが、特に、この
値に限定するものではない）に信号線ｔ２２を介してア
ドバンスレジスタ１６ヘセツトされる。

また、このアドバンス信号と同期して対応する要素のオ
ーダ、８バイトの読出しデータがそれぞれ、信号線ｔ２
３．ｔ２４を介して、オーダレジスタ１７、データレジ
スタ１８にセットされる。

データ変換制御回路１９は、上記アドバンスレジスタ１
６にアドバンス信号がセットされると（即ち、アドバン
スレジスタ１６に°′１”がセットされると）、１サイ
クル後にオーダレジスタ１７にセットされたオーダをも
とに、必要に応じて書込み指示レジスタ２０へ書込み指
示信号を、書込み終了指示レジスタ２１へ書込み終了指
示番号をセットし、同時にまた、データレジスタ１８の
読出しデータをデータレジスタ２２にセットする。そし
て、書込み指示レジスタ２０、書込み終了Ｎ　示レジス
タ２１ヘセットされた情報はそれぞれ書込み指示信号、
書込み終了指示信号として、信号線１２５，１２６を介
してベクトルレジスタ書込み回路２３に転送される。こ
の書込み指示信号は信号線ｔ２Ｂ−１を介してベクトル
レジスタ２００−１に転送され、信号線ｔ２７で転送さ
れる書込みデータをセットするのに使用される。また、
ベクトルレジスタ書込み回路２３に信号線ｔ２６を介し
て書込み終了指示信号が入力されると（第６１凶（ａ）
の１２サイクル目）、次サイクルに自回路の動作を終了
すると同時に信号線ｔ３１を介して終了信号をベクトル
命令制御回路１に転送する。

第８図は、データ変換制御回路１９の構成図である。図
中、１６はアドバンスレジスタ、１７−０〜１７−４は
各々オーダレジスタ１７のビット０〜４を構成するレジ
スタ、１８−１はデータレジスタ１８の前半４バイトを
構成するレジスタ、１８−２は同じくデータレジスタ１
８の後半４バイトを構成するレジスタ、２０は書込み指
示レジスタ、２１は書込終了指示レジスタ、２２−１は
データレジスタ２２の前半４バイトを構成するレジスタ
、２２−２は同じく後半４バイトを構成するレジスタ、
４５０はレジスタ、４００〜４０４は反転回路、４１０
〜４２１はＡＮＤ回路、４３０〜４３４はＯＲ回路、４
４０〜４４２はゲートである。

この第８図を用いて、第６図（ａ）でのデータ変換制御
回路１９の動作について以下に記す。

第７サイクルでアドバンスレジスタ１６に第１要素のア
ドバンスを示す１がセットされると同時に、レジスタ１
７−０〜１７−４に００１１０が、１８−１と１８−２
に読出しデータがセットされる。すると、ＡＮＤ回路４
１０から１が出方され、ＯＲ回路４３０を介して第８サ
イクルに書込み指示レジスタ２０に１がセットされ、信
号線ｔ２５を介してベクトルレジスタ書込み回路２３へ
書込み指示信号を転送する。また、レジスタ１７−４は
Ｏのため、ＡＮＤ回路４１９から０が出力され、書込終
了指示レジスタ２１は０にセットされる。

また、ＡＮＤ回路４１４から１が出力されることにより
、ＯＲ回路４３２を介してゲート４４０が開き、また、
ＯＲ回路４３３を介してゲート４４２が開き、レジスタ
１８−１と１８−２にセットされた第１要素の読出しデ
ータは、第８サイクルで各々レジスタ２２−１と２２−
２にセットされ、信号線ｔ２７を介してベクトルレジス
タ２００−１に転送され書込まれる。

第２〜第５要素についても同様に処理されるが、第５要
素のアドバンスと同期して、レジスタ１７−４に１がセ
ットされる。このため、ＡＮＤ回路４１２から出力され
る１がＯＲ回路４３１を介してＡＮＤ回路４１９に入力
されることによ、９　ＡＮＤ回路４１９から１が出力さ
れ、書込終了指示レジスタ２１に１がセットされ、第１
２サイクルで信号線ｔ２６を介して書込み終了指示信号
が転送される。

次に、第３図（ａＪで示したように、ベクトルデータＤ
（１〜５）を主記憶装置１００から読出してベクトルレ
ジスタ２００−１に書込む動作を、第４図、第７図、第
８図の構成図と第６図（ｂ）のタイムチャートを用いて
説明する。

前処理については上述した第２図（ａ）の例の場合と同
様の手順となるが、本例に於ては、処理要素数ｔは５、
読出しデータを格納するベクトルレジスタはベクトルレ
ジスタ２００−１、ベクトルデータの先頭要素アドレス
は０１００、増分値は４、ベクトルデータの各要素のデ
ータ巾は４バイトである。

従って、第７図に於て処理要素数を格納するレジスタ３
０１には５が、レジスタ３０２にはデータ巾が４バイト
であることを示す１が、レジスタ３０３には増分値が４
であることを示す１が、レジスタ３０４には先頭要素ア
ドレスが４バイト境界でない（８バイト境界）ことを示
す０が、レジスタ３０５には１（但し、信号線７１１を
介してリクエストが送出されるとＯにリセットされたま
まとなる）がセットされる。

まず、第６図（ｂ）と第７図を用いてリクエスト発行制
御回路７の動作を記す。

レジスタ３０１の５の値を検出回路３２０に入力する。

検出回路３２０では入力された値が０以上であるため１
を出力してＡＮＤ回路３４５に入力される。また、レジ
スタ３０５の１がＯＲ回路３７６を介してＡＮＤ回路３
４５に入力され、さらに、ＡＮＤ回路３４０から出力さ
れる１が同じ（ＡＮＤ回路３４５に入力されて、この結
果、３人力がともに１となってＡＮＤ回路３４５から１
が出力される。

このｌ出力がＯＲ回路３７１を介して第１サイクルにリ
クエスト発行レジスタ８に１がセットされ、信号線７１
１を介してプライオリティ回路１２にリクエストが発行
される。

また、同時にＡＮＤ回路３４６から出力される１が、Ｏ
Ｒ回路３７２、ＡＮＤ回路３５３を介してオーダのビッ
ト２を示すレジスタ９−２にセットされ、ＡＮＤ回路３
４８から出力される１が、ＯＲ回路３７３、ＡＮＤ回路
３５５を介してオーダのビット３を示すレジスタにセッ
トされる。また、オーダのビット０を示すレジスタ９−
０にはＯ（リクエスタＯを使用しているために常にＯ）
が、オーダのビット１を示すレジスタ９−１には１がセ
ットされ、オーダのビット４を示すレジスタ９−４には
、検出回路３２１と３２２から０が出力されるためＯＲ
回路３７４から０が出力されることによってＯがセット
される。

さらに、レジスタ３０１の５の値はカウントダウン回路
３２３に入力され、ＡＮＤ回路３５４から１が出力され
ることにより２だけ減算されて３となって、再びレジス
タ３０１にセットされる。

ここで、２を減算する意味は、１回のメモリリクエスト
に、第１と第２要素の２要素分が含まれることによる。

次に、第１サイクルでプライオリティ回路１２に送出さ
れたリクエストに対するリクエストセレクト信号を信号
線ｔ１５を介して受取るが、第６図（ａＪの場合と違っ
てＡＮＤ回路３４４がら１が出力されず、第２サイクル
で次のリクエストがリクエスト発行レジスタ８にセット
されない。

第６図（切の場合では、このセレクト信号をレジスタ３
２４で第２サイクルにセットし、これをもとに第２のリ
クエストを発行する。

即ち、レジスタ３２４の１出力がＯＲ回路３７６を介し
てＡＮＤ回路３４５に入力されるため、前述と同様の経
路で同様の値が第３サイクルにリクエスト発行レジスタ
８、レジスタ９−０〜９−４にセットされる。この場合
、第３と第４要素の２要素分のリクエストが１度に発行
されるため、カウントダウン回路３２３に入力された３
の値から２が減算され１となり、レジスタ３０１にこの
１の値がセットされる。

引続いて第２のリクエストに対するセレクト信号をレジ
スタ３２４で第４サイクルにセットし、これをもとに第
３のリクエストを第５サイクルで発行する。レジスタ９
−３には第１と第２リクエストの場合と異なりＯがセッ
トされるが、これは、レジスタ３０１の値が１であるこ
とを検出する検出回路３２２から１が出力され、このた
めＡＮＤ回路３４３の出力が１となり、ＯＲ回路３７０
を介して反転回路３１２で反転されてＯが出力されるこ
とによりＡＮＤ回路３４８の出力がＯ（第１と第２リク
エストの場合は１）となシレジスタ９−３にはこの０が
セットされる。即ち、第３リクエストにより主記憶装置
１００から読出された８バイトデータのうち後半４バイ
トのデータは未使用であり無効とする。

また、前述の検出回路３２２から出力される１が、ＯＲ
回路３７４、ＡＮＤ回路３５６を介して、最終リクエス
トであることを示すレジスタ９−４にセットされる。

引続いて、第６サイクルでは、レジスタ３２５が１にセ
ットされ、信号線ｔ３を介してベクトル命令制御回路１
へ終了報告を行なう。

次に、第６図（ｂＪと第８図を用いて、データ変換制御
回路１９の動作を記す。

第７サイクルに主記憶装置１００から信号線ｔｇ２を介
してアドバンスがアドバンスレジスタ１６に、また、オ
ーダが信号線ｔ２３を介してレジスタ１７−０〜１７−
４に、また、信号線１２４を介して８バイトの読出しデ
ータのうら、前半４バイトをレジスタ１８−１、後手４
バイＩｆレジスタ１８−２にセットする。なお、レジス
タ１７−〇〜１７−４．１８−１．１８−２へのセット
は、アドバンスが送出されたときのみ行なわれるものと
する。

ＡＮＤ回路４１０からの１出力がＯＲ回路４３０を介し
て第８サイクルで書込み指示レジスタ２０に１がセット
され、また、ＡＮＤ回路４１３がら１が出力され、レジ
スタ４５０に１がセットされレジスタ１８−１の値がＯ
Ｒ，回路４３４を介して第８サイクルにレジスタ２２−
１にセットされ、また、ゲート４４１と４４２は閉じた
状態とカリ、レジスタ２２−２には全て０がセットされ
る。

第８サイクルにはアドバンスがアドバンスレジスタ１６
にセットされないが、レジスタ４５ｏが１になっている
ため、（ＪＲ回路４３０を介して書込み指示レジスタ２
０に第９サイクルで１がセットされる。このとき、レジ
スタ４５０にはＡＮＤ回路４１０が０出力となるため０
がセットされる。

また、ＡＮＤ回路４３３から１が出力されることにより
ゲート４４１のみが開き、レジスタ１８−２の値が第９
サイクルでレジスタ２２−１にセットされる。即ち、第
８と第９サイクルに信号線ｔ２５を介しソ、書込み指示
信号がベクトルレジスタ書込み回路２３に転送され、こ
のとき、第８サイクルには読出した８バイトデータの前
半４バイトを、第９サイクルには後半４バイトを転送す
る。

次に、第９サイクルでアドバンスレジスタ１６にアドバ
ンスがセットされるが、この場合も前と同様の処理とな
る。

最後に、第１１サイクルでアドバンスがセットされるが
、このときのオーダは０１１０１となる。

第１２サイクルで書込み指示レジスタ２ｏが１にセット
されるが、レジスタ１７−３が０のためＡＮＤ回路４１
３の出力が０となりレジスタ４５０には０がセットされ
る。このとき同時に、ＡＮＤ回路４１５の出力が１とな
り、ＯＲ回路４３２を介してゲート４４０に１が入力さ
れることによりレジスタ１８−１の値がレジスタ２２−
１にセットされる。なお、ゲート４４１と４４２は開か
ず、レジスタ２２−２には全てＯがセットされる。さら
に、ＡＮＤ回路４１８から１が出力され、ＯＲ回路４３
１、ＡＮＤ回路４１９を介して、第１２サイクルで書込
み終了指示レジスタ２１に初めて１がセットされ、処理
が終了したことを信号線ｔ２６を弁してベクトルレジス
タ書込み回路２３に転送される。

最後に、第３図（ｂ）で示したように、ベクトルデータ
Ｅ（１−５）を主記憶袋＃１００から読出してベクトル
レジスタ２００−１に書込む動作を、第６図（Ｃ）と第
７図、第８を用いて説明する。

処理要素数ｔは５、先頭要素アドレスは０１００、増分
値は２０．各要素のデータ巾は４バイトであるため、第
７図に於て、レジスタ３０１には処理要素数の５が、レ
ジスタ３０２にはデータ巾が４バイトであることを示す
１が、レジスｊｔ３０３には増分値が４以外であること
を示す０が、レジスタ３０４には先頭要素アドレスが４
ノくイト境界でない（８バイト境界）ことを示すＯが、
レジスタ３０５には１（但し、リクエストが送出される
とＯにリセット）がセットされる。第７図に於けるリク
エスト発行制御回路７の動作は、この第２図（ａ）の場
合と似ているが以下の点で異なる。

即ち、レジスタ９−２と９−３にセットするオーダビッ
トの２と３の作成方法が次のように異なる。信号線１３
３を介して、各要素に対応するアドレスが４バイト境界
にあれば１を、８ノくイト境界にあれば０をアドレス発
生回路１０から受取ることによシ、オーダビット２に対
してはＡＮＤ回路３４７の出力から、オーダビット３に
対してはＡＮＤ回路３４９の出力から得られる。

また、第８図のデータ変換制御回路１９の動作も、第２
図（ａ）の場合と似ているが、次の点で異なる。

即ち、レジスタ１７−２と１７−３にセットされた値に
基づき、レジスタ１７−２（レジスタ１７−３は０）が
１．であれば、ＡＮＤ回路４１５から１が出力され、Ｏ
Ｒ回路４３２を介してゲート４４０のみを開き、レジス
タ１８−１の値をレジスタ２２−１にセットする。なお
、レジスタ２２−２はゲート４４２が開かれず全てＯが
セットされる。

また、レジスタ１７−３が１（レジスタ１７−２はＯ）
であれば、Ａ、　Ｎ　Ｄ回路４１７から１が出力され、
ＯＲ回路４３３を介してゲート４４１のみを開き、レジ
スタ１８−２の値をレジスタ２２−１にセットし、レジ
スタ２２−２には全て０がセットされる。

〔発明の効果〕

以上のようにして、本発明によれば、ベクトルレジスタ
の各要素のためのデータ巾より小さいデータをメモリか
ら連続して読み出し、ベクトルレジスタに連続して書込
むことが可能となる。

【図面の簡単な説明】

Claims

【特許請求の範囲】

１、主記憶装置からの１回の読出し時のデータ巾がｔバ
イトであって、該主記憶装置から読出した複数要素のベ
クトルデータを格納でき、各要素のデータ巾がｔバイト
で構成されるベクトルレジスタであって、該ベクトルデ
ータに各要素のデータ巾がｍ（４７ｍは整数）のベクト
ルデータを順次格納または読出しつつ処理を行なうベク
トル処理装置に於て、該主記憶装置への読出しリクエス
ト発行時に、ベクトルデータの各要素のデータ巾ｍを指
定する情報、また、主記憶装置から読出したｔバイトの
読出しデータのどの位置に有効なベクトルデータがある
かを指定する情報を作成する手段、主記憶装置への１回
のリクエストで複数個ｎ（ｎ＝１　＋　２＋・・・ゼる
手段をもうけ、主記憶装置にデータ変換制御回路を付加
するよう構成し、各要素のデータ巾がｍバイトのベクト
ルデータを主記憶装置から読出してベクトルレジスタへ
格納するトキ、各ｍバイト巾のベクトルデータを対応す
る要素のｔバイト巾のベクトルレジスタの定められた位
置に１要素づつ順次格納させることを特徴とするベクト
ル処理装置。