JPS5984315A - メモリ回路 - Google Patents
メモリ回路Info
- Publication number
- JPS5984315A JPS5984315A JP19436582A JP19436582A JPS5984315A JP S5984315 A JPS5984315 A JP S5984315A JP 19436582 A JP19436582 A JP 19436582A JP 19436582 A JP19436582 A JP 19436582A JP S5984315 A JPS5984315 A JP S5984315A
- Authority
- JP
- Japan
- Prior art keywords
- counter
- memory
- read
- address
- bits
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11B—INFORMATION STORAGE BASED ON RELATIVE MOVEMENT BETWEEN RECORD CARRIER AND TRANSDUCER
- G11B5/00—Recording by magnetisation or demagnetisation of a record carrier; Reproducing by magnetic means; Record carriers therefor
- G11B5/02—Recording, reproducing, or erasing methods; Read, write or erase circuits therefor
- G11B5/09—Digital recording
Landscapes
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
- Signal Processing For Digital Recording And Reproducing (AREA)
- Optical Recording Or Reproduction (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
産業上の利用分野
本発明は、例えばオーディオ信号をパルス符号変調信号
（以下ＰＣＭ信号と略す）に変換し、このＰＣＭ信号を
ディスク上にピットとして螺旋状または同心円状に配列
したＰＣＭオーディオディスクの再生装置等のディジタ
ル信号処理回路のデータの時間軸操作を行なうのに用い
るメモリ回路に関するものである。
（以下ＰＣＭ信号と略す）に変換し、このＰＣＭ信号を
ディスク上にピットとして螺旋状または同心円状に配列
したＰＣＭオーディオディスクの再生装置等のディジタ
ル信号処理回路のデータの時間軸操作を行なうのに用い
るメモリ回路に関するものである。
従来例の構成とその問題点
光学方式のＰＣＭオーディオディスクの復号方式はＣＩ
ＲＣデコーダと呼はれるもので、第１図に示す様な構成
である。第１図番こおいて、Ｃ１デコーダ（２）とＣ２
デコーダ（４）はパリティを用いて符号の誤り検出及び
訂正を行なう部分であり、Ｃ１デスクランブル回路（１
）、ディンターリーブ（３）、Ｃ２デスクランブル回路
（５）はそイＩ、ぞれ定められたフォーマットでデータ
をシンボル単位で遅延を施したり、並べたり、並べ換え
たりする時間軸操作を行なう部分である。ここでシンボ
ルとは、１６ビツトを１ワードとするＰＣＭ信号の上位
又は下位の８ビツトのデータを意味している。またシン
ボルの集まりをフレームという言葉で表わし、第１図の
ＣＩＲＣデコーダによる復号後は、１フレームは２４シ
ンボルで構成されており、復号前は８シンボルのパリテ
ィが付加されていて、１フレームは８２シンボルで構成
されている。
ＲＣデコーダと呼はれるもので、第１図に示す様な構成
である。第１図番こおいて、Ｃ１デコーダ（２）とＣ２
デコーダ（４）はパリティを用いて符号の誤り検出及び
訂正を行なう部分であり、Ｃ１デスクランブル回路（１
）、ディンターリーブ（３）、Ｃ２デスクランブル回路
（５）はそイＩ、ぞれ定められたフォーマットでデータ
をシンボル単位で遅延を施したり、並べたり、並べ換え
たりする時間軸操作を行なう部分である。ここでシンボ
ルとは、１６ビツトを１ワードとするＰＣＭ信号の上位
又は下位の８ビツトのデータを意味している。またシン
ボルの集まりをフレームという言葉で表わし、第１図の
ＣＩＲＣデコーダによる復号後は、１フレームは２４シ
ンボルで構成されており、復号前は８シンボルのパリテ
ィが付加されていて、１フレームは８２シンボルで構成
されている。
第２図はＣ２デスクランブル回路の実際のデータシンボ
ルの操作を表わした図で、信号名Ｓｍ、 ｎにおいて、
ｍはフレーム番号、ｎはシンボル番号を示している。ま
た■は２フレームの遅延操作を示している。例えばＳ２
．ｏは２フレーム目の０累Ｈのシンボルを、Ｓｏ、１２
はθフレーム目の１２番目のシンボルを表わしている。
ルの操作を表わした図で、信号名Ｓｍ、 ｎにおいて、
ｍはフレーム番号、ｎはシンボル番号を示している。ま
た■は２フレームの遅延操作を示している。例えばＳ２
．ｏは２フレーム目の０累Ｈのシンボルを、Ｓｏ、１２
はθフレーム目の１２番目のシンボルを表わしている。
第２図の様な操作を行なうには、通常ランダムアクセス
メモリ（以下ＲＡＭと略す）が用いられる。
メモリ（以下ＲＡＭと略す）が用いられる。
第１図のＣＩＲＣデコーダはコストの面から見て大規模
集積回路（以下ＬＳＩと略す）化されるのが一般的で、
Ｃ２デスクランブル回路もその中に含まれる。ところが
、Ｃ２デスクランブル回路ではＲＡＭを用いるために、
ＬＳＩ外部に誠を持つとまたコスト高となるので、ＬＳ
Ｉ内部にＲＡＭを入れた方が良い。しかし票はＬＳＩの
内部で読み出し専用メモリ（以下ＲＯＭと略す）等に比
較し°Ｃ大きな面積を占めるため、できる限り容量を顛
らさなけれはならない。
集積回路（以下ＬＳＩと略す）化されるのが一般的で、
Ｃ２デスクランブル回路もその中に含まれる。ところが
、Ｃ２デスクランブル回路ではＲＡＭを用いるために、
ＬＳＩ外部に誠を持つとまたコスト高となるので、ＬＳ
Ｉ内部にＲＡＭを入れた方が良い。しかし票はＬＳＩの
内部で読み出し専用メモリ（以下ＲＯＭと略す）等に比
較し°Ｃ大きな面積を占めるため、できる限り容量を顛
らさなけれはならない。
発明の目的
本発明は、第１図の如きＣ２デスクランブル回路の構成
におい゛Ｃ％第２図かられかる様に、１フレームの全２
４シンボル中、前半の１２シンボルはフレーム単位の遅
延がなく、後半の１２シンボルのみ２フレームの遅延が
あることを考慮して第８図の様なメモリ空間のＲＡＭを
考えることにより票の容態を最小にすることを目的とす
るものである。
におい゛Ｃ％第２図かられかる様に、１フレームの全２
４シンボル中、前半の１２シンボルはフレーム単位の遅
延がなく、後半の１２シンボルのみ２フレームの遅延が
あることを考慮して第８図の様なメモリ空間のＲＡＭを
考えることにより票の容態を最小にすることを目的とす
るものである。
発明の構成
上記目的を達成するために、本発明は、ランダムアクセ
スメモリの書き込みアドレスを決定する第１のカウンタ
と、上記メモリの読み出しアドレスを決定する第２のカ
ウンタと、上記メモリの読み書き両方の上位アドレスを
決定する第８のカウンタと、第１及び第８のカウンタの
出力をアドレス入力とする第１の読み出し専用メモリと
第２のカウンタの出力をアドレス入力とする第２の読み
出し専用メモリと、第２及び第８のカウンタの出力をア
ドレス入力とする第８の読み出し専用メモリと、ランダ
ムアクセスメモリの最後の書き込みアドレスになる第１
のカウンタ及び第１の読み出し専用メモリの出力と最終
の読み出しアドレスとなる第２及び第３の読み出し専用
メモリの出力とを切換える選択ｌ路とを具備し、前記ラ
ンダムアクセスメモリは前記選択回路の出力をアドレス
入力とする任意のビット数を有し、前記８種の読み出し
専用メモリの記憶内容によ昏）、ランダムアクセスメモ
リからのデータの読み出し順序を任意の順序にできる様
に構成したものである。
スメモリの書き込みアドレスを決定する第１のカウンタ
と、上記メモリの読み出しアドレスを決定する第２のカ
ウンタと、上記メモリの読み書き両方の上位アドレスを
決定する第８のカウンタと、第１及び第８のカウンタの
出力をアドレス入力とする第１の読み出し専用メモリと
第２のカウンタの出力をアドレス入力とする第２の読み
出し専用メモリと、第２及び第８のカウンタの出力をア
ドレス入力とする第８の読み出し専用メモリと、ランダ
ムアクセスメモリの最後の書き込みアドレスになる第１
のカウンタ及び第１の読み出し専用メモリの出力と最終
の読み出しアドレスとなる第２及び第３の読み出し専用
メモリの出力とを切換える選択ｌ路とを具備し、前記ラ
ンダムアクセスメモリは前記選択回路の出力をアドレス
入力とする任意のビット数を有し、前記８種の読み出し
専用メモリの記憶内容によ昏）、ランダムアクセスメモ
リからのデータの読み出し順序を任意の順序にできる様
に構成したものである。
実施例の説明
以下本発明の一実施例を図面に基づいて説明する。第８
図は本発明の０２デスクランブル回路のＲＡＭのメモリ
アドレス空間を示し、１マスは１２シンボル分のメモリ
空間を表わし°Ｃおり、左側の２列は前半の１２シンボ
ル、右側の４列は後半の１２シンボルを表わしている。
図は本発明の０２デスクランブル回路のＲＡＭのメモリ
アドレス空間を示し、１マスは１２シンボル分のメモリ
空間を表わし°Ｃおり、左側の２列は前半の１２シンボ
ル、右側の４列は後半の１２シンボルを表わしている。
また実線及び破線の矢印はそれぞれ書き込み、読み出し
の順序を示し°〔いる。（ａ）、（ｂ）、（ｃ）、 （
ｄ）はフレーム単位ごとのｌく個の書き込み及び読み出
しのメモリ空間中１こおける位置を表わしており、（ａ
）→（ｂ）→（Ｃ）→（ｄ）→（ａ）→・・・・・・と
４フレームごとに繰り返す。第８図のメモリ空間の容態
は、１２Ｘ６シンボルで、１シンボルは８ビツトである
ので、１２ Ｘ ６ Ｘ ８ ＝ ５７６ビツトとなり
、この程度であればＬＳＩ中に含めることが可能である
。
の順序を示し°〔いる。（ａ）、（ｂ）、（ｃ）、 （
ｄ）はフレーム単位ごとのｌく個の書き込み及び読み出
しのメモリ空間中１こおける位置を表わしており、（ａ
）→（ｂ）→（Ｃ）→（ｄ）→（ａ）→・・・・・・と
４フレームごとに繰り返す。第８図のメモリ空間の容態
は、１２Ｘ６シンボルで、１シンボルは８ビツトである
ので、１２ Ｘ ６ Ｘ ８ ＝ ５７６ビツトとなり
、この程度であればＬＳＩ中に含めることが可能である
。
第８図のメモリ空間の票を含むＣ２デスクランブル回路
全体のブロック図をボすと、負３４図の様になる。第４
図において、カウンタ０復は２４進の書込みシンボルカ
ウンタで、選択回路０ηが書込み側を選択している時、
ＲＡＭ Ｏ場の下位５ビツトはカウンタ０１）の値がそ
のまま入力され、上位２ビツトは、カウンタ０４のフレ
ームカウンタの値により、ＲＯＭ０尋から第８図の（ａ
）〜（ｄ）のいずれかの状態が選ばれる。カウンタ（至
）は２４進の読み出しシンボルカウンタで、選択回路α
りが読出し側を選択している時、ＲＡＭ Ｑｌｌｌの下
位５ビツトのうち、最下位ピッ］・はカウンタ０３の値
がそのまま入力され、他の４ヒτツトはＲＯＭ Ｑｆｌ
を通・つて第２図に示したシンボルの並べ替えが行なわ
れた後、ＲＡＭ ０１に入力される。上位２ビツトはカ
ウンタ（６）のフレームカウンタの値によりＲＯＭ（ハ
）から第８図の（ａ）〜（ｄ）のいずれかの状態カ選バ
レル。第４図（７Ｊ ＲＯＭ Ｑ４、ＲＯＭ Ｃ１６、
ＲＯＭ ＣＩＧ Ｉｔすべ°Ｃ４８ビットで小容態のた
めにＬＳＩの内部におい°Ｃも大きな面積を占めること
はない。
全体のブロック図をボすと、負３４図の様になる。第４
図において、カウンタ０復は２４進の書込みシンボルカ
ウンタで、選択回路０ηが書込み側を選択している時、
ＲＡＭ Ｏ場の下位５ビツトはカウンタ０１）の値がそ
のまま入力され、上位２ビツトは、カウンタ０４のフレ
ームカウンタの値により、ＲＯＭ０尋から第８図の（ａ
）〜（ｄ）のいずれかの状態が選ばれる。カウンタ（至
）は２４進の読み出しシンボルカウンタで、選択回路α
りが読出し側を選択している時、ＲＡＭ Ｑｌｌｌの下
位５ビツトのうち、最下位ピッ］・はカウンタ０３の値
がそのまま入力され、他の４ヒτツトはＲＯＭ Ｑｆｌ
を通・つて第２図に示したシンボルの並べ替えが行なわ
れた後、ＲＡＭ ０１に入力される。上位２ビツトはカ
ウンタ（６）のフレームカウンタの値によりＲＯＭ（ハ
）から第８図の（ａ）〜（ｄ）のいずれかの状態カ選バ
レル。第４図（７Ｊ ＲＯＭ Ｑ４、ＲＯＭ Ｃ１６、
ＲＯＭ ＣＩＧ Ｉｔすべ°Ｃ４８ビットで小容態のた
めにＬＳＩの内部におい°Ｃも大きな面積を占めること
はない。
発明の効果
以上の様に、本発明によれば、回路全体が簡単化され、
またＬＳＩ化を考えた場合もＲＡＭの容量は最小限であ
り、さらにもしＣ２デスクランブル回路のシンボルの並
べ替えのフォーマットが変わってもＲＯＭのコーディン
グの変更のみで対応できるという非常にすぐれた効果を
発揮するものである。
またＬＳＩ化を考えた場合もＲＡＭの容量は最小限であ
り、さらにもしＣ２デスクランブル回路のシンボルの並
べ替えのフォーマットが変わってもＲＯＭのコーディン
グの変更のみで対応できるという非常にすぐれた効果を
発揮するものである。
第１図はＣＩＲＣデコーダの構成のブロック図、第２図
はＣ２デスクランブル回路のデータの操作を表わす図、
第８・図は本発明によるＲＡＭのメモリアドレス空間図
、第４図は本発明のＣ２デスクランブル回路の構成を示
すブロック図である。 （５）・・・Ｃ２デスクランブル回路、ｕＵ Ｏａ Ｏ
：１・・・カウンタ、ＯΦＱＩｊαＱ・・・ＲＯＭ 、
αη・・・選択回路、０→・・・ＲＡＭ。 代理人 森 本 義 弘 第１図 第２図 第３図 （ａン （し＞ ｃ
ｃ） ｔｄ）第４図 居
はＣ２デスクランブル回路のデータの操作を表わす図、
第８・図は本発明によるＲＡＭのメモリアドレス空間図
、第４図は本発明のＣ２デスクランブル回路の構成を示
すブロック図である。 （５）・・・Ｃ２デスクランブル回路、ｕＵ Ｏａ Ｏ
：１・・・カウンタ、ＯΦＱＩｊαＱ・・・ＲＯＭ 、
αη・・・選択回路、０→・・・ＲＡＭ。 代理人 森 本 義 弘 第１図 第２図 第３図 （ａン （し＞ ｃ
ｃ） ｔｄ）第４図 居
Claims (1)
- 【特許請求の範囲】 １、 ランダムアクセスメモリの書き込みアドレスを決
定する第１のカウンタと、上記メモリの読み出しアドレ
スを決定する第２のカウンタと、上記メモリの読み書き
内方の上位アドレスを決定する第８のカウンタと、第１
及び第８のカウンタの出力をアトトス入力とする第１の
読み出し専用メモリと、第２のカウンタの出力をアドレ
ス入力とする第２の読み出し専用メモリと、第２及び第
８のカウンタの出力をアドレス人力とする第８の読み出
し専用メモリと、ランダムアクセスメモリの最終の書き
込みアドレスになる第１のカウンタ及び第１の読み出し
専用メモリの出力と最終の読み出しアドレスとなる第２
及び第８の読み出し専用メモリの出力とを切換える選択
回路とを具備し、前記ランダムアクセスメモリは前記選
択回路の出力をアドレス人力とする任意のビット数を有
し、前記８種の読み出し専用メモリの記憶内容により、
ランダムアクセスメモリからのデータの読み出し順序を
任意の順序にできる様に構成しｔこメモリ回路。 ２、 読み出し専用メモリの記憶内容を適切な値１こす
ることにより、ランタムアクセスメモリの容態を最小限
に減らし、大規検集槓回路に逸する構成にしたことを特
徴とする特許請求の範囲第１項記載のメモリ回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19436582A JPS5984315A (ja) | 1982-11-04 | 1982-11-04 | メモリ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP19436582A JPS5984315A (ja) | 1982-11-04 | 1982-11-04 | メモリ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5984315A true JPS5984315A (ja) | 1984-05-16 |
Family
ID=16323365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP19436582A Pending JPS5984315A (ja) | 1982-11-04 | 1982-11-04 | メモリ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5984315A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
| JPS63228471A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | デジタルマルチチヤンネルレコ−ダ |
-
1982
- 1982-11-04 JP JP19436582A patent/JPS5984315A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60254463A (ja) * | 1984-05-31 | 1985-12-16 | Sony Corp | デジタルデ−タの記録ないし再生方式 |
| JPS63228471A (ja) * | 1987-03-17 | 1988-09-22 | Sony Corp | デジタルマルチチヤンネルレコ−ダ |
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