JPS61123967A - メモリ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の利用分野〕 本発明は、メモリ回路に保持されているデータを読み出
しながら、同時にデータの格納アドレスをｎ番地ずつシ
フトさせることが可能な機能を持つ高速メモリ回路技術
に関する。

〔発明の背景〕

近年、集積回路の高速化をめざし、回路全体をいくつか
の機能ブロックに分割し、パイプライン処理することで
回路全体のスループットタイムを短縮することが行なわ
れている。しかしながら。

スループットタイムは、これら機能ブロックの内で最も
処理時間を要する回路によって律速される。

同様にメモリ回路においても読み出し動作サイクルと書
き込み動作サイクル（両方の処理時間をＴと仮定する）
を単に１動作サイクル中に持つ場合は、メモリ回路動作
サイクルは２Ｔ時間となるが、メモリの１動作サイクル
中には読み出し動作か書き込み動作かどちらか一方のみ
を許すようにすればメモリ回路の動作サイクルはＴ時間
となって集積回路全体のスループットタイムが短縮され
ることが知られている。

しかしながら、各種の信号処理用の演算においては、メ
モリ内のデータ読み出しと読み出したデータの格納番地
をｎ番地シフトさせるという動作（リードモディファイ
ライト動作）が非常に頻繁に行われる。こういった場合
には、上述の２つのいずれの方式においてもリードモデ
ィファイライト動作に２Ｔ時間を要してしまい、処理速
度が著しく低下してしまうという難点があった。

〔発明の目的〕

本発明の目的は、上述の問題点を解決するためにメモリ
回路は１命令サイクル中に読み出し又は書き込みの一方
のみを実行させ、リードモディファイライト動作時のみ
読み出したデータのアドレス値を番地シフトさせるため
の、書き込み動作を、読み出し動作と並列に行わせるこ
とにより、り一ドモデイファイライト動作の処理時間を
従来の１７２に短縮可能な回路方式を提供するものであ
る。

〔発明の概要〕

メモリ回路を２つ以上のブロックに分け、各々のブロッ
ク毎に、そのブロックのアドレスが選択された時のみア
ドレスを取り込み保持するアドレスレジスタと読み出し
時に読み出したデータを取り込み保持するデータディレ
ィレジスタを設ける。

通常動作では１命令サイクル中には読み出し又は書き込
みの一方のみ実行することでメモリ回路動作のスループ
ットサイクルを短縮する。

読み出したデータの格納番地を゛シフトさせる場合は、
リードモディファイ動作をパイプライン処理で実行する
。即ち、１命令サイクル内に、アドレスが選択されたブ
ロックは、アドレスを取り込みデコードし、データを読
み出しデータバスへ出力すると共にデータディレィレジ
スタにデータを取り込み、それまで保持していたデータ
ディレィレジスタのデータを、アドレスが選択されなか
った他のブロックへの入力として転送する。転送先のブ
ロックでは同一命令サイクル内に、データを受は取り、
そのブロックのアドレスレジスタに保持されているアド
レスを再びデコード１、データを書き込むことで、スル
ープットサイクルを引き伸ばさずにリードモディファイ
動作を実行することが可能となる。

〔発明の実施例〕

以下、本発明を実施例に従って説明する。

第１図は本発明の第１の実施例を示す図である。

第１図（ａ）は、２つのブロック１１１と１２１から成
るメモリを持つ集積回路１１０の構成を示した図である
。各々のブロックはアドレスレジスタＡＲＩ　（１１４
）、ＡＲ２（１２４）、アドレスデコーダＡＤＩ　（１
１２）、ＡＤ２　（１２２）。

コラムセレクタＣ１（１１５）、Ｃ２（１２５）。

メモリマトリックス１　（１ｔ３）、Ｍ２　（１２３）
。

データ入力部ＩＩ　（１１８）、Ｉ２　（１２８）。

データ出力部Ｏｆ　（１１６）、０２　（１２６）。

ディレィレジスタＤＲＩ　（１１７）、ＤＲ２（１２７
）から成る。データ入力部１１の入力はデータバスＤＢ
ＵＳ及びディレィレジスタＤＲ２の出力であり、データ
入力部Ｉ２の入力はデータバスＤＢＵＳ及びディレィレ
ジスタＤＲＩの出力である。

データ入力部Ｉｔ、Ｉ２がデータをデータバスＤＢＵＳ
又はディレィレジスタＤＲ２，ＤＲＩのいずれから取り
込むかはマイクロ命令により決定する。

第１図（ｂ）は、第１図（ａ）の集積回路１１０の２つ
のメモリマトリックスＭｌ、Ｍ２のアドレスを示す図で
ある。１３０はメモリマトリックスＭ１のアドレスで、
偶数番地、１３１はＭ２のアドレスで、奇数番地から成
っている。アドレスバスＡＢＵＳのアドレスが偶数であ
ればその時のアドレスはアドレスレジスタＡＲＩに取り
込まれ、再びアドレスバスＡＢＵＳのアドレスが偶数番
地となるまで保持され、アドレスバスＡ［ｌＵＳのアド
レスが奇数番地であればその時のアドレスはアドレスレ
ジスタＡＲ２に取り込まれ、再びアドレスバスＡＢＵＳ
のアドレスが奇数番地になるまで保持される。通常の動
作時には、アドレスを取り込んだブロック１１１又は１
２１のみが動作してマイクロ命令に従って読み出し又は
書き込みを行なう。マイクロ命令が読み出しであればメ
モリマトリックスがらデータを読み出し、データバスＤ
ＢＵＳに送ると共にそのブロック内のディレィレジスタ
ＤＲＩ又はＤＲ２にデータを取り込み、新らたにこのブ
ロックが選択され読み出しが実行されるまで保持する６
マイクロ命令が書き込みであればデータバスＤＢＵＳの
データをメモリマトリックスに取り込む、第２図（ａ）
はディレィレジスタを用いてメモリマトリックスの内部
のデータのアドレスをシフトさせる場合（リードモディ
ファイライト動作）のタイムチャートである。第２図（
ｂ）はシフト前のデータとアドレスの対応を示す図であ
り、第２図（ｃ）はシフト後の期間Ｔ４におけるメモリ
マトリックスのデータとアドレスの対応を示す図である
。第２図（ａ）において１期間Ｔ、でアドレスＡＩ、が
偶数であれば対応するメモリマトリックスＭ１の内容Ｄ
０がデータバスＤＢＵＳに出力されＴ工の期間にディレ
ィレジスタＤＲＩにデータＤ、が取り込まれる０次に期
間Ｔ１でアドレスバスＡＢＵＳのアドレスはＡ工になり
、対応するメモリマトリックスＭ２の内容Ｄ１　が読み
出されＴ３の期間にディレィレジスタＤＲ２にデータＤ
２が取り込まれる。更にアドレスバスＡＢＵＳのアドレ
スはＡ１　になり、対応するメモリマトリックスＭ１の
内容Ｄ１　が読み出され、Ｔ、の期間にディレィレジス
タＤＲＩにデータＤ２が取り込まれる。このＴ２の期間
のマイクロ命令がディレィレジスタ出力命令であれば、
アドレスデコーダＡＤ２はアドレスレジスタＡＲ２に保
持しているアドレスＡ１をデコードし、ディレィレジス
タＤＲＩのデータＤ。

を、対応するメモリマトリックスＭ２　（番地Ａ、）の
中に書き込む０期間Ｔ、においても同様にアドレスバス
ＡＢＵＳのアドレスＡ、をアドレスデコーダＡＤ２がデ
コードし、対応するメモリマトリックスＭ２の内容Ｄ３
が読み出され、マイクロ命令がディレィレジスタ出力命
令であれば、アドレスレジスタＡＲＩに保持されている
アドレスＡ３　に対応するメモリマトリックスＭ１にデ
ィレィレジスタＤＲ２の内容Ｄ１を書き込む１期間Ｔ４
以後も同様のくりかえしによりメモリマトリックス内の
データのアドレスは１番地ずつ更新される。

以上、第１図に示しＴ：、第１の実施例により、１命令
サイクル内で、メモリ回路は読み出し又は書き込みのみ
実行させることで、スループットサイクルを縮めること
が可能となる。更にリードモディファイライト動作も、
各ブロック毎にアドレスが選択された時だけアドレスを
取り込み保持するアドレスレジスタと読み出し毎にその
読み出したデータを取り込み保持するデータディレィレ
ジスタを設けることで、パイプライン処理により、スル
ープットサイクルを引き延ばすことなく、読み出したデ
ータの格納番地をシフトすることができるという利点を
有する。

第３図は本発明の第２の実施例を示す図である。

第３図はデータディレィレジスタが各々２段のシフトレ
ジスタＤＲＩＩ、１２，１３．−．１ｎ（３１７）、Ｄ
Ｒ２１，２２，２３，・・・、２２（３２７）で構成さ
れるメモリ回路である。マイクロ命令が１からａまでの
いずれかの値を指定することで、１番地から２党−１番
地までの任意の奇数のアドレスをシフトが可能となる。

第４図は、第３図のメモリ回路でのメモリマトリックス
内部のデータのアドレスをシフトさせる場合のタイムチ
ャートである。アドレスが選択されたブロックの読み出
したデータをそのブロック内の最下位のデータディレィ
レジスタＤＲＩＩに取り込み、各ディレィレジスタに保
持されていたデータは動作サイクル毎に順次、上位のデ
ィレィレジスタ（ＤＲ１２，・・・、１α）にシフトさ
れる０期間Ｔ２においてマイクロ命令の指定によりディ
レィレジスタＤＲＩＩ、１２，１３．・・・、ＩＱのデ
ータＤ　０．　Ｉｌｌ、、　Ｉ１４．　・、　Ｄ−ｚ、
、のいずれかをアドレスＡ１に対応するメモリマトリッ
クスＭ２に書き込む、この動作をくりかえすことで、メ
モリマトリックスの内部のデータを読み出しながら、１
番地から２ｎ−１番地までの任意の奇数のアドレスのシ
フトが実行される。

第５図（ａ）はシフト前のデータとアドレスの対応を示
す図であり、第５図（ｂ）は３番地ずつアドレスシフト
を実行した後のメモリマトリックスのデータとアドレス
の対応を示す図である。

この第２の実施例は画像処理などの２次元的なデジタル
信号処理に有効である。第６図は２次元画像を有限個の
画素に分割し、各々の画素のアドレスＡ１４　（１＋　
Ｊ＝ＸＨ２＊　”・Ｈｎ）をあたえた例である１画像の
ノイズ除去のためのフィルタリングなどでは、たとえば
３×３毎の画素について信号処理を行ない（Ａ　ｘ□ｔ
　Ａｔｓ　＠　Ａ１３　＊　Ａｌｌ　ｅＡ　＠２　ｇ　
Ａ１３　ｇ　Ａｄｚ　ｐ　ｋ、＠　ｇ　Ａ２Ｂの各画素
に対応するデータＤ、、、Ｄ、、、Ｄ、、、Ｄ、、、Ｄ
、、、Ｄ、、。

Ｄ□、、　Ｄ、、、　Ｄ、、）　、読み出したデータを
３番地ずつシフトし格納する。この様な処理を第２の実
施例は高速にかつ容易に実現することが可能である。

第７図は本発明の第３の実施例を示したものである０本
発明では更にメモリマトリックスを２つ以上、Ｉｎ個の
ブロック（第７図は説明の都合上４ブロツクに分割して
図を示しである。）に分割し。

各々のブロックの入力部と結ぶことにより１番地からｍ
番地までの任意のアドレスシフトを実行可能とするもの
である。

第７図において、ディレィレジスタＤＲＩ（７１７）の
出力は、入力部Ｉ２　（７２６）。

Ｉ３　（７３６）、Ｉ４　（７４６）の入力となり。

ＤＲ２（７２７）の出力は、入力Ｉｆ　（７１６）。

Ｉ３　（７３６）、Ｉ４　（７４６）の入力となり、Ｄ
Ｒ３（７３７）の出力は、入力部１１（７１６）。

Ｉ２　（７２６）、Ｉ４　（７４６）の入力となり、Ｄ
Ｒ４（７４７）の出力は、入力部１１（７１６）。

Ｉ２　（７２６）、Ｉ３　（７３６）の入力となってい
る。

第８図は、第７図のメモリ回路でのメモリマトリックス
の内部のデータのアドレスをシフトさせる場合のタイム
チャートである０期間Ｔ、でブロック７２１の入力部は
マイクロ命令により、データＤ−，，Ｄ、、、　Ｄ、の
いずれかを取り込み、アドレスＡ１に対応するメモリマ
トリックスＭ２に書き込みを実行する０期間Ｔ、以後も
Ｔ３での動作をくりかえすことで順次メモリマトリック
ス内のデータを読み出しながら、アドレスをシフトさせ
ることが出来る。

第９図（ａ）は期間Ｔ、におけるシフト前のアドレスと
データの対応を示す図であり、第９図（ｂ）はデータの
アドレスを２番地ずつシフトさせた場合のアドレスとデ
ータの対応を示す図である。この例ではアドレス対応９
１０と９１４はメモリマトリックスＭｌ　（７１３）、
９１１と９１５はＭ２　（７２３）、９１２と９１６は
Ｍ３　（７３３）、９１３と９１７はＭ４　（６４３）
のアドレスである。この様なシフト機能は第２の実施例
と同じく、特に画像処理などで有効である。

なお、アドレスがそのブロックを選択したか否かの判定
は、各ブロック毎に異なるコードをあたえておき、アド
レスバスのうちの数ビット（ブロックが２つなら１ビツ
ト）をデコードし、各ブロックのコードと比較すること
で容易に実現できる。

又このコードと各ブロック内のコントロール信号との論
理積を取ることで、非選択のブロックを待機状態に保持
しておくことが容易に実現できる。

【発明の効果〕

以上説明してきた様に本発明によれば、メモリの動作サ
イクル時間を延ばしたり、多数回のサイクル時間をかけ
ることなく、読み出しく又は書き込み）と、メモリマト
リックス内のデータのアドレスのシフトを同一サイクル
内でパイプライン処理することが出来るために高速化に
大きな効果がある。メモリマトリックス内部のデータを
読み出しながら、ディレィレジスタを用いて格納番地を
１番地ずつずらせる操作は信号処理では多用されるため
、高速性を要求される画像処理や、実時間での音声分析
を行なうには特に大きな効果がある。

特に本発明の第２と第３の実施例では、ｎ番地のシフト
が可能であるため、画像処理などにおいて多量のデータ
に対するフィルタリング処理を高速に行なう上で特に大
きな効果がある。

さらに１本発明によれば、アドレスにより動作させるメ
モリ回路のブロックを選択する方式は。

非選択ブロックを動作させないために、高速化とともに
問題となる消費電力の増加を必然的に低減できるという
大きな利点を有している。

【図面の簡単な説明】

第１図（ａ）は本発明の第１の実施例を示すための回路
ブロック図、第１図（ｂ）は分割されたメモリ回路ごと
のアドレスとデータの対応を示す図、第２図（ａ）は、
第１の実施例のタイムチャートを示す図、第２図（ｂ）
はシフト前のアドレスとデータの対応を示す図、第２図
（ｃ）はシフト後のアドレスとデータの対応を示す図、
第３図は第２の実施例を示すための回路ブロック図、第
４図は第２の実施例のタイムチャートを示す図、第５図
（ａ）はシフト前のアドレスとデータの対応を示す図、
第５図（ｂ）はシフト後のアドレスとデータの対応を示
す図、第６図は画素に分割さ九た２次元画像を示す図、
第７図は第３の実施例を示すための回路ブロック図、第
８図は第３の実施例のタイムチャートを示す図、第９図
（ａ）ｉｔシフト前のアドレスとデータの対応を示す図
、第９図（ｂ）はシフト後のアドレスとデータの対応を
示す図である。 １１０・・・メモリ回路、１１１，１１２・・・メモリ
ブロック、１１２，１２２・・・アドレスデコーダ、１
１３．１２３・・・メモリマトリックス、１１４゜１２
４・・・アドレスレジスタ、１１５，１２５・・・コラ
ムセレクト、１１６，１２６・・・出力レジスタ、１１
７．１２７・・・データディレィレジスタ、１１８゜１
２８・・・入力レジスタ、ｏａｕｓ・・・データバス、
ＡＢＵＳ・・・アドレスバス、１３０，１３１・・・デ
ータとアドレスの対応、２１０，２１１，２１２，２１
３゜２１４・・・データとアドレス対応、３１０・・・
メモリ回路、３１１，３２１・・・メモリブロック、３
１２゜３２２・・・アドレスデコーダ、３１３，３２３
・・・メモリマトリックス、３１４，３２４・・・アド
レスレジスタ、３１５，３２５・・・コラムセレクト、
３１６゜３２６・・・入力レジスタ、３１７，３２７・
・・データディレィレジスタ、３１８，３２８・・・出
力レジスタ、５１０，５１１，５１２，５１３・・・デ
ータとアドレスの対応、７１０・・・メモリ回路、７１
１゜７２１．７３１．７４１・・・メモリブロック、７
１２゜７２２．７３２，７４２・・・アドレスデコーダ
。 ７１３．７２３，７３３，７４３・・・メモリマトリッ
クス、７１４，７２４，７３４，７４４・・・アドレス
レジスタ、７１５，７２５，７３５，７４５・・・コラ
ムセレクト、７１６，７２６，７３６゜７４６・・・出
力レジスタ、７１７，７２７，７３７゜７４７・・・デ
ータディレィレジスタ、７１８，７２８゜７３８．７４
８・・・入力レジスタ、９１．０，９１１゜９１２．９
１３，９１４，９１５，９１６，９１７Ｔ　１　　図 ■　２　図 １イクル　　　　　　　　　　　　γ−７；　　　　　
　　　Ｔｚ　　　　　　　７３　　　　　　７≧第　　
３　図 ■　４　　図 ￥Ｊ　５　図 ｖ；７図 Ｉ　３　　口 サイクル　　　　　　　　　　７＃　　　　　　　ｒ／
　　　　　γ２、−一一一一一ユーーーーーーーり一一
一一一一」−一一二乙５　　　　　Ｔ４−−１冨　ｑ　
ｍ

Claims (1)

【特許請求の範囲】
1. １、メモリ回路全体を２つ以上（ｎ個）のブロックに分
   け、各々のブロックにアドレスレジスタ、アドレスデコ
   ーダ、データ出力レジスタ、データディレィレジスタを
   設け、各々のブロックは、そのブロックのアドレスが選
   択された時のみアドレスをアドレスレジスタに取り込み
   保持し、非選択のブロックのアドレスレジスタは過去の
   アドレスを保持しつづける様にし、読み出し命令を受け
   て選択されたブロックはそのデータをデータ出力レジス
   タに保持すると共に、データディレィレジスタに保持し
   、リードモディファイライトの命令を受けた場合にのみ
   、データ読み出しを行つているｉ番目（ｉ＝１、２、・
   ・・、ｎ）のブロックのデータディレィレジスタの過去
   の内容を残りのブロックのうちの１つのアドレスレジス
   タに保持されているアドレス値に相当する番地へ書き込
   むことを特徴とするメモリ回路。