[go: up one dir, main page]

JPS5936929A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS5936929A
JPS5936929A JP57148701A JP14870182A JPS5936929A JP S5936929 A JPS5936929 A JP S5936929A JP 57148701 A JP57148701 A JP 57148701A JP 14870182 A JP14870182 A JP 14870182A JP S5936929 A JPS5936929 A JP S5936929A
Authority
JP
Japan
Prior art keywords
conductive layer
oxide film
stepped portion
etching
physical etching
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP57148701A
Other languages
English (en)
Inventor
Shinichi Sato
真一 佐藤
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Priority to JP57148701A priority Critical patent/JPS5936929A/ja
Priority to US06/517,984 priority patent/US4524508A/en
Priority to DE19833329072 priority patent/DE3329072A1/de
Publication of JPS5936929A publication Critical patent/JPS5936929A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76829—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers
    • H01L21/76834—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing characterised by the formation of thin functional dielectric layers, e.g. dielectric etch-stop, barrier, capping or liner layers formation of thin insulating films on the sidewalls or on top of conductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S257/00—Active solid-state devices, e.g. transistors, solid-state diodes
    • Y10S257/90—MOSFET type gate sidewall insulating spacer

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Drying Of Semiconductors (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は半導体装置の製造方法に係り、特１／ｃその
電極、配線などの微細パターンの形成方法に関するもの
である。
従来、半導体装置の電極、配線などの形成にはホトレジ
ストなどのマスクを用いた湿式エツチング法、プラズマ
エツチング法などの化学的エツチング方法が広く用いら
れてきた。一方、最近のパターンの微細化に対する要求
から、上記化学的エツチング方法よりも微細加工が可能
なイオンエツチングなどの物理的方法またはその組み合
せによる方法が用いられるようになった。この物理的工
ツチングにおいては、エツチングが加工表面に対して、
殆んど垂直に進行して、横方向には進みにくいことから
、微細パターンの形成に適し、仕上り寸法制御が容易で
あるという利点が存在する一方では、仕上り形状が急峻
となるので種々問題点を発生する。
第１図（ａ）〜（ｄ）は従来の物理的エツチングによる
方法を説明するためにその主要段階における伏線を示す
断面図である。まず、第１図（ａ）に示すように、シリ
コン基板（１）の上にシリコン酸化膜（２）が形成され
、その上に配線材料として多結晶シリコン（以下「ポリ
シリコン」という。）（３）が全面に０．５７１ｍ程度
の厚さに形成され、更にその上にこのポリノリコン膜（
３）を所望パターンにエツチングするための所望形状の
ホトレジストマスク（４）が形成される。そして、これ
を平行電極間において０３Ｆ８などのプラズマ中でエツ
チングを施すと第１図（ｂ）に示すようＫ、所望の寸法
に精度よくポリシリコン（３）の配線パターンが形成さ
れる。その後、ホトレジストマスク（４）は除去する。
次に、第１図（Ｃ）に示すように、その上から例えばＯ
ＶＤ法によってシリコン酸化膜などの絶縁膜（５）を形
成する訳であるが、矢印部ではポリシリコン（３）の急
峻な形状のため、絶縁膜（５）の段差部でのカバレッジ
が悪くなる。従って、第１図（ｄ）に示すように、Ａｅ
配線（６）をその上に形成した場合、矢印段差部におい
て、Ａｌ配線（６）に断線を生じたり、場合によっては
、絶縁膜（５）に段差部において生じるピンホールなど
のため、Ａｌ配線（６）とポリシリコン（３）との間で
短絡したりする。
このように、微細加工を良好に行なうと段差部形状が急
峻になり、段差部形状をスムーズにすることと微細加工
性とは相客れない条件であり、第１図で示した例の外に
も多くの場合問題になる。
そして、これに対する対策としてよく用いられる方法と
して、第１図（ｃ）の段階における絶縁膜（５）にリン
珪酸ガラス（ＰＳＧ　）膜を用い、１０００℃以上の高
温でリフローして段差を滑らかな形状にするなどの方法
が知られているが、熱処理による不純物の不要な再拡散
などが生じるなど、高温熱処理は、デバイスの構造の面
からも適用を制限を受ける場合が多い。また、Ａｅなど
の低融点金属を配線に用いた場合は、当然ながら、その
上に形成される絶縁膜処理は低温（５００℃以下）でな
ければならない。
以上のような理由から微細加工と段差部のｓＰ−滑化と
を的確に達成する方法がなかった。
この発明は以上のような点に鑑みてなされたもので、ｊ
４７１．体を物理的エツチングで形成したパターンの端
面の急峻な段差部を絶縁物を用いて滑らかｒ（する工程
を追加することによって、従来のような欠点のない半導
体装置の製造方法を提供することを目的としている。
第２図（、）〜（ｅ）はこの発明の一実施例の主要段階
における状態を示す断面図で、従来例と同一符号は同等
部分を示す。第２図（ａ）　、　（ｂ）の工程は第１図
（ａ）　、　（ｂ）の工程と全く同一である。このよう
に、ポリシリコン（３）に物理的エツチングを施して精
度のよい配線パターンを形成し、ホトレジストマスク（
４）を除去し７た後に、第２図（ｃ）　Ｋ示すように全
上面にシリコン酸化膜（７）を０．５声ｍ程度の厚さに
形成する。
そｌ〜で、Ｐ’６電極間において０３Ｆ８のプラズマ中
で、このシリコン酸化膜（７）全面薫物理的エツチング
を施す。この場合、エツチングはフラット部分すなわち
、ポリシリコン（３）または酸化膜（２）上のシリコン
酸化膜（７）がなくなるのをもって終点とする。そうす
ると、段差部においてはシリコン酸化膜（７）の垂直方
向の厚さが１ｖいので、垂直方向にの７４　°Ｌラッチ
ング進行した場合、第２図（，１）に示すように段差部
にシリコン酸化膜（７ａ）が残る。そして、その形状は
ポリシリコン（３）の厚さ、シリコン酸化膜（７）の厚
さおよび形成方法などによつ°Ｃ？１ｉｌＪ　ｆａｌす
ることができる。このようにして急峻なポリシリコン（
３）の端面部を滑らかにするシリコン酸化膜（７ａ）を
形成することができる。その後に、第２図（θ）に示す
ように、従来の方法と同様ｒＣ１絶縁膜（５）およびｈ
ｅ配綜（６）をその上に形成した場合、段差部における
断線、短絡などの問題は発生しな−。
なお、この発明は上記実施例に限定されず、導電材料か
らなる膜に物理的エツチングを施して得られる急峻な段
差部を滑らかにするのにはそのまま適用できるのは勿論
、コンタクト孔などの急峻な段差につｂては逆に金属配
線材料によってコンタクト部の酸化膜側壁をカバーし、
滑らかにするき こともできる。要するに、材料、工程を問わず急峻な形
状の存在する部分を滑らかにし上層部の信頼度を向上さ
せる必要のある場合に広く適用できる０ また、実施例の配線ポリシリコン（３）に相当する部分
は低融点、高融点のあらゆる金属または資金□属であっ
てもよく、シリコ／酸化膜（７）の代りにそのｆｌｏの
酸化絶縁膜、シリコン窒化膜その他の窒化絶縁１漠であ
ってもよい。
」メＩ：説明したように、この発明では物理的エツチン
グで得らねまた急峻な導電層の端面の段差部に絶縁層を
残【−で滑らかにするので、パターンの微１細化と段差
部の乎滑化とを両立させその上に更に絶縁膜を介して第
２の導電層を形成してもこの第２の専電ｌニ、１の断線
や下層導電層との間の短絡を生じることなく、信頼性の
高い半導体装置が得られる。
【図面の簡単な説明】
第１図（ａ）〜（、ｉ）は従来の物理的エツチングによ
る方法の主要段階における状態を示す断面図、第２図（
ａ）〜（θ）はこの発明の一実施例の主要段階における
状態を示す断面図である。 図において、（１）はシリコン（半導体）基板、（３）
はポリシリコン（等１の導電層）　、　（４）はホトレ
ジストマスク、（５）は第１の絶縁膜、（６）は第２の
導電層、（７）　、　（７ａ）は第２の絶縁層である。 なお、図中同一符号は同一１だ汀相当部分を示す。 代理人　葛野　信　−（外１名） 第１図 第２図 手続補正書（自発） 特許庁長官殿 １、事件の表示　　　　〒ｉ′Ｉ（ｉＬｆ昭５７−４４
８１０１号２、発明の名称　　　半導体装置の製造方法
３、補正をする省 ５、補正の対象 明細書の発明の詳細な説明の欄

Claims (2)

    【特許請求の範囲】
  1. （１）　　半導体基板上に所望のパターンに第１の導電
    層を形成しその上に上記第１の導電層の端部の段差部を
    越えて第１の絶縁膜を介して第２の導電層を形成するに
    際して、上記半導体基板の全上表面に上記第１の導電層
    を形成した後、その上に上記所望パターンのマスクを形
    成し、次めでイオンエツチングなどの物理的エツチング
    を施して端面が上記半導体基板表面に実質的に垂直にな
    るようす上記所望パターンに上記第１の導電層を整形し
    、」；記マスクを除去したのち、上記第１の導電層の上
    をよめて上記半導体基板の全上表面に第２の絶縁層を形
    成し、この第２の絶縁層の全面にイオンエツチングなど
    の物理的エツチングを、上記半導体基板上に直接形成さ
    れた部分におりて下地の上記半４ＬＩ体基板が露出する
    まで施すことによって、上記第１のＩ専゛心１−の端面
    の段差部が当該部に残る上記絶縁層によって急峻さを除
    去されるようにすることを特徴とする半導体装置の製造
    方法。
  2. （２）第１の導電層か金属からなることを特徴とする特
    許請求の範囲第１項記載の半導体装置の製造方法。 ｔ３）市ｌの導電層が多結晶シリコンからなることを特
    徴とする特許請求の範囲第１項記載の半導体装置の製造
    方法。
JP57148701A 1982-08-25 1982-08-25 半導体装置の製造方法 Pending JPS5936929A (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP57148701A JPS5936929A (ja) 1982-08-25 1982-08-25 半導体装置の製造方法
US06/517,984 US4524508A (en) 1982-08-25 1983-07-29 Method of manufacturing semiconductor device
DE19833329072 DE3329072A1 (de) 1982-08-25 1983-08-11 Verfahren zur herstellung eines halbleiterelementes

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP57148701A JPS5936929A (ja) 1982-08-25 1982-08-25 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS5936929A true JPS5936929A (ja) 1984-02-29

Family

ID=15458660

Family Applications (1)

Application Number Title Priority Date Filing Date
JP57148701A Pending JPS5936929A (ja) 1982-08-25 1982-08-25 半導体装置の製造方法

Country Status (3)

Country Link
US (1) US4524508A (ja)
JP (1) JPS5936929A (ja)
DE (1) DE3329072A1 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020077734A (ja) * 2018-11-07 2020-05-21 三菱電機株式会社 半導体装置およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CA1213075A (en) * 1984-06-15 1986-10-21 Jacques S. Mercier Method for improving step coverage of dielectrics in vlsi circuits
US4642878A (en) * 1984-08-28 1987-02-17 Kabushiki Kaisha Toshiba Method of making MOS device by sequentially depositing an oxidizable layer and a masking second layer over gated device regions
JPS61193454A (ja) * 1985-02-20 1986-08-27 Mitsubishi Electric Corp 半導体装置
JPS61263137A (ja) * 1985-05-07 1986-11-21 Hitachi Ltd 半導体装置
US5266509A (en) * 1990-05-11 1993-11-30 North American Philips Corporation Fabrication method for a floating-gate field-effect transistor structure

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4385432A (en) * 1978-05-18 1983-05-31 Texas Instruments Incorporated Closely-spaced double level conductors for MOS read only
US4234362A (en) * 1978-11-03 1980-11-18 International Business Machines Corporation Method for forming an insulator between layers of conductive material
US4368085A (en) * 1979-10-15 1983-01-11 Rockwell International Corporation SOS island edge passivation structure
US4413402A (en) * 1981-10-22 1983-11-08 Advanced Micro Devices, Inc. Method of manufacturing a buried contact in semiconductor device

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020077734A (ja) * 2018-11-07 2020-05-21 三菱電機株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
DE3329072A1 (de) 1984-03-15
US4524508A (en) 1985-06-25

Similar Documents

Publication Publication Date Title
JPS5936929A (ja) 半導体装置の製造方法
JPH06318578A (ja) 半導体素子のコンタクトホール形成方法
JPS63302537A (ja) 集積回路の製造方法
JPS59175124A (ja) 半導体装置の製造方法
JPS6149439A (ja) 半導体装置の製造方法
JPS5833854A (ja) 半導体装置の製造方法
EP0053484B1 (en) A method for fabricating semiconductor device
JPS59214228A (ja) 半導体装置の製造方法
JPS62140433A (ja) 半導体装置の製造方法
JPS6194346A (ja) 半導体装置の製造方法
JPS63161645A (ja) 半導体装置の製造方法
JPS6279625A (ja) 半導体装置の製造方法
JPS61174638A (ja) 電極金属配線パタ−ンの形成方法
JP2877151B2 (ja) 半導体装置の製造方法
KR100191709B1 (ko) 미세 콘택홀의 형성방법
JP2712450B2 (ja) 半導体装置の製造方法
JPS6215835A (ja) 半導体装置の製造方法
JPS5972743A (ja) 半導体装置の配線方法
JPS60202954A (ja) 半導体装置の製造方法
JPS61263138A (ja) 半導体装置の製造方法
JPH047095B2 (ja)
JPS60153131A (ja) 半導体素子の製造方法
JPS5843523A (ja) 半導体装置の製造方法
JPH1187310A (ja) 緩やかな傾斜を有する酸化膜パターン形成のための半導体素子の製造方法
JPS6315457A (ja) 半導体装置の製造方法