JPS61193454A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS61193454A JPS61193454A JP60033735A JP3373585A JPS61193454A JP S61193454 A JPS61193454 A JP S61193454A JP 60033735 A JP60033735 A JP 60033735A JP 3373585 A JP3373585 A JP 3373585A JP S61193454 A JPS61193454 A JP S61193454A
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- wiring
- pattern
- semiconductor device
- bias sputtering
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
- H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
- H01L23/528—Layout of the interconnection structure
- H01L23/5283—Cross-sectional geometry
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00
Landscapes
- Physics & Mathematics (AREA)
- Geometry (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Local Oxidation Of Silicon (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野］
この発明は半導体装置、特に半導体装置に利用される層
間絶縁膜またはパッシベーション膜の信頼性向上に関す
る。
間絶縁膜またはパッシベーション膜の信頼性向上に関す
る。
［従来の技術］
第２図は従来のＣＶＤ （化学熱＠）法を用いて作成し
た絶縁膜の断面構造を示す図である。第２図において、
半導体基板１上にたとえばＪｕｌ配線２を形成した後に
、ＣＶＤ法を用いて絶Ｒ＠４が半導体基板１およびＡ庭
配置！２を覆うように形成される。第２図から明らかに
見ら′ねるように、ＣＶ［）法を用いて絶縁膜を形成し
た場合、絶縁膜４のカバレッジが悪かったり、段差部に
おいてくびれが生じたりする。これらはＣＶＤ法特有の
欠点であり、膜形成条件等を適当に変更することにより
多少は改善されるが、完全にこれらの欠点を除去するこ
とはできず、特に多層配線等を行なう上で最大の欠点と
なっていた。上述のＣＶＤ法特有の欠点を１去するため
にバイアススパッタ法が考え出されている。
た絶縁膜の断面構造を示す図である。第２図において、
半導体基板１上にたとえばＪｕｌ配線２を形成した後に
、ＣＶＤ法を用いて絶Ｒ＠４が半導体基板１およびＡ庭
配置！２を覆うように形成される。第２図から明らかに
見ら′ねるように、ＣＶ［）法を用いて絶縁膜を形成し
た場合、絶縁膜４のカバレッジが悪かったり、段差部に
おいてくびれが生じたりする。これらはＣＶＤ法特有の
欠点であり、膜形成条件等を適当に変更することにより
多少は改善されるが、完全にこれらの欠点を除去するこ
とはできず、特に多層配線等を行なう上で最大の欠点と
なっていた。上述のＣＶＤ法特有の欠点を１去するため
にバイアススパッタ法が考え出されている。
第３図はバイアススパッタ法を用いて絶縁膜を形成した
場合の絶縁膜の断面構造を示す図である。
場合の絶縁膜の断面構造を示す図である。
第３図において、半導体基板１上に△痣配線２が形成さ
れた後、半導体基板１およびＡＱ配線２を覆うようにバ
イアススパッタ法を用いて平坦な絶縁膜３が形成される
。第３図から見られるように、バイアススパッタ法を用
いた絶縁ｉ製造方法は、Ａ（配線２にＪ：る段差が存在
しても、特定の条件下で絶縁ＩＩ！３を完全に平坦化す
ることができるという画期的なものである。、特に、配
線２の幅がその上に形成される絶縁膜の膜厚の２倍以下
である場合完全に絶縁膜３を平坦化することが可能であ
る。このバイアススパッタ法は、通常のスパッタ法によ
る蒸着を行ないながら、バイアス電圧を基板１に印加し
てスパッタエツチングを行なうものである。このとき、
スパッタエツチングは平坦部より段差部の方がエツチン
グ速度か大きいので、児か（ｊ十平坦部における蒸着速
度が速く、段差部にお【Ｊるそれは理いという感じにな
って平坦な膜が形成される。
れた後、半導体基板１およびＡＱ配線２を覆うようにバ
イアススパッタ法を用いて平坦な絶縁膜３が形成される
。第３図から見られるように、バイアススパッタ法を用
いた絶縁ｉ製造方法は、Ａ（配線２にＪ：る段差が存在
しても、特定の条件下で絶縁ＩＩ！３を完全に平坦化す
ることができるという画期的なものである。、特に、配
線２の幅がその上に形成される絶縁膜の膜厚の２倍以下
である場合完全に絶縁膜３を平坦化することが可能であ
る。このバイアススパッタ法は、通常のスパッタ法によ
る蒸着を行ないながら、バイアス電圧を基板１に印加し
てスパッタエツチングを行なうものである。このとき、
スパッタエツチングは平坦部より段差部の方がエツチン
グ速度か大きいので、児か（ｊ十平坦部における蒸着速
度が速く、段差部にお【Ｊるそれは理いという感じにな
って平坦な膜が形成される。
第４図は、バイアススパッタ法による絶縁膜の形成過程
を示す断面図である。第４図から見られるよう（こ、バ
イアススパッタ法においては、△鉦配ＦＡ２上に参照番
号５１−５４で示さＪするように順次絶縁膜が形成され
ろうここで、第３図から見られように、ＡＱ配線２のパ
ターン幅が狭い場合には、それほどＡＱｉｉ！線上にバ
イアススパッタ法による絶縁膜を蒸着１］なくても容易
に絶縁膜を平坦にすることか可能でおる。しかし、第４
図の参照番＠５１〜５４で示されるように、バイアスス
パッタ法においては、下地パターン幅を段々狭くするよ
うな形で絶縁膜の平坦化が行なわれる。したがって、第
５図に示されるよう（に、電源ライン等の幅の広い△Ｅ
配線２が下地パターンである場合、バイアススパッタ法
によるＰ！絶縁膜は十分に厚く蒸着しなｔ″Ｊれば完全
に平坦にすることはできなかった。そこで、この欠点を
除去するために、下地パターンの幅が広い場合に基板バ
イアス電圧を途中で変えてスパッタリングを行なうとい
う方法が提案されている。
を示す断面図である。第４図から見られるよう（こ、バ
イアススパッタ法においては、△鉦配ＦＡ２上に参照番
号５１−５４で示さＪするように順次絶縁膜が形成され
ろうここで、第３図から見られように、ＡＱ配線２のパ
ターン幅が狭い場合には、それほどＡＱｉｉ！線上にバ
イアススパッタ法による絶縁膜を蒸着１］なくても容易
に絶縁膜を平坦にすることか可能でおる。しかし、第４
図の参照番＠５１〜５４で示されるように、バイアスス
パッタ法においては、下地パターン幅を段々狭くするよ
うな形で絶縁膜の平坦化が行なわれる。したがって、第
５図に示されるよう（に、電源ライン等の幅の広い△Ｅ
配線２が下地パターンである場合、バイアススパッタ法
によるＰ！絶縁膜は十分に厚く蒸着しなｔ″Ｊれば完全
に平坦にすることはできなかった。そこで、この欠点を
除去するために、下地パターンの幅が広い場合に基板バ
イアス電圧を途中で変えてスパッタリングを行なうとい
う方法が提案されている。
第６図は下地パターンの幅が広い場合のバイアススパッ
タ法による絶縁膜の形成過程を示す図である。第６図に
おいて、半導体基板１上の幅の広いＡ誌装置２が形成さ
れ、その上に層間絶縁ＩＩＩ ３が形成される。以下、
第６図を参照してこの改良された工程について説明する
。まず、比較的小さい基板バイアス電圧を印加した状態
でバイアススパッタ法を用いて酸化ＪＩＩ ３を形成す
る。このとき参照番号６１で示されるような、ＣＶＤ法
を用いた場合と比べてなだらかなカバレッジを有する絶
縁膜が形成される。
タ法による絶縁膜の形成過程を示す図である。第６図に
おいて、半導体基板１上の幅の広いＡ誌装置２が形成さ
れ、その上に層間絶縁ＩＩＩ ３が形成される。以下、
第６図を参照してこの改良された工程について説明する
。まず、比較的小さい基板バイアス電圧を印加した状態
でバイアススパッタ法を用いて酸化ＪＩＩ ３を形成す
る。このとき参照番号６１で示されるような、ＣＶＤ法
を用いた場合と比べてなだらかなカバレッジを有する絶
縁膜が形成される。
次に、バイアス電圧を上げて、平坦部において、スパッ
タによる蒸着速度とバイアス電圧（よるスパッタエツチ
ング速度とを等しい状態にする。この結果、見かけ上、
平坦部においては蒸着もエツチングもされないのに対し
、段差部においては、〜５− スパッタエツチング速度の方が蒸着速度より大きいので
、参照番号６１〜６４で示されるようにエツチングが進
み絶縁膜の平坦化が可能となる。しかしながら、この方
法をもってしても、Ａ ｐ−配線２のパターン幅が広い
場合には、ウェハー等の１枚１枚の処理時間が非常に長
くかかり、実買上その処理能力に問題があった。
タによる蒸着速度とバイアス電圧（よるスパッタエツチ
ング速度とを等しい状態にする。この結果、見かけ上、
平坦部においては蒸着もエツチングもされないのに対し
、段差部においては、〜５− スパッタエツチング速度の方が蒸着速度より大きいので
、参照番号６１〜６４で示されるようにエツチングが進
み絶縁膜の平坦化が可能となる。しかしながら、この方
法をもってしても、Ａ ｐ−配線２のパターン幅が広い
場合には、ウェハー等の１枚１枚の処理時間が非常に長
くかかり、実買上その処理能力に問題があった。
かといって、処理能力を上げるためｋ、第６図の参照番
号６１で示されるような状態のままで放置した場合、第
７図に示されるようにＡｉ配線２のパターンの段差部に
おいて実効的膜厚の薄い箇所７が生じ、ここから絶縁破
壊等を生じ使用上の障害となっていた。
号６１で示されるような状態のままで放置した場合、第
７図に示されるようにＡｉ配線２のパターンの段差部に
おいて実効的膜厚の薄い箇所７が生じ、ここから絶縁破
壊等を生じ使用上の障害となっていた。
［発明が解決しようとする問題点１
以上のように、従来のバイアススパッタ法においては形
成される絶縁膜のカバレッジは改善されるが、形成され
る絶縁膜を完全に平坦化するには、その膜厚を厚くする
か、膜形成途中でバイアス条件を変えてスパッタするな
どしな（ではならなかった。
成される絶縁膜のカバレッジは改善されるが、形成され
る絶縁膜を完全に平坦化するには、その膜厚を厚くする
か、膜形成途中でバイアス条件を変えてスパッタするな
どしな（ではならなかった。
６一
また、単にバイアススパッタ法を用いて平坦部において
通常必要とされる膜厚だけ絶縁膜をＭ１積すると、部分
的に膜厚の薄いところができ、そこから絶縁破壊が発生
するなど使用上問題となっていた。
通常必要とされる膜厚だけ絶縁膜をＭ１積すると、部分
的に膜厚の薄いところができ、そこから絶縁破壊が発生
するなど使用上問題となっていた。
それゆえ、この発明の目的は上述の欠点を除去し、容易
かつ安価にカバレッジがよ（かつ平坦な絶縁膜を形成す
ることのできる半導体装置を提供することである。
かつ安価にカバレッジがよ（かつ平坦な絶縁膜を形成す
ることのできる半導体装置を提供することである。
［問題点を解決するための手段］
要するに、この種の問題においては、多層配線等を形成
する上で障害とならない程度にカバレッジの良さを有す
る絶縁膜を容易に形成することができればよい。したが
って、この発明においては、予め段差部等の不良の発生
しやすい箇所に模擬パターンを形成する。
する上で障害とならない程度にカバレッジの良さを有す
る絶縁膜を容易に形成することができればよい。したが
って、この発明においては、予め段差部等の不良の発生
しやすい箇所に模擬パターンを形成する。
特定的には、下地パターンの幅が、その上に形成される
絶縁膜の膜厚の２倍以上である箇所において、下地パタ
ーンの外周に模擬パターンを形成する。
絶縁膜の膜厚の２倍以上である箇所において、下地パタ
ーンの外周に模擬パターンを形成する。
［作用］
従来段差部において生じていた実効的な膜厚の薄い箇所
が、模擬パターンにおいてのみ発生し、下地パターンは
平坦な絶縁膜で覆われる。したがって、従来実効的な膜
厚の薄い箇所で発生していた絶縁破壊等の不良を防止す
ることができ、かつ良好なカバレッジを有する絶縁膜を
容易に形成することが可能となる。□ ［発明の実施例］ 以下、この発明の一実施例を図について説明する。
が、模擬パターンにおいてのみ発生し、下地パターンは
平坦な絶縁膜で覆われる。したがって、従来実効的な膜
厚の薄い箇所で発生していた絶縁破壊等の不良を防止す
ることができ、かつ良好なカバレッジを有する絶縁膜を
容易に形成することが可能となる。□ ［発明の実施例］ 以下、この発明の一実施例を図について説明する。
第１図はこの発明の一実施例である半導体装置の概略断
面構造を示す図である。第１図において、半導体基板１
上にたとえばＡＤ配線である下地パターン２が基板１〒
に形成される。さらに、この発明の特徴として、Ａｌｌ
配線２の外周に模擬パターン８が近接して形成される。
面構造を示す図である。第１図において、半導体基板１
上にたとえばＡＤ配線である下地パターン２が基板１〒
に形成される。さらに、この発明の特徴として、Ａｌｌ
配線２の外周に模擬パターン８が近接して形成される。
基板１．Δα配線２および模擬パターンを覆うように、
層間絶縁膜３がバイアススパッタリング法により形成さ
れる。
層間絶縁膜３がバイアススパッタリング法により形成さ
れる。
以下、この発明の一実施例を第１図を参照して説明する
。
。
前述のように、Ａｎ配！ｉ１２のパターンの幅が広い箇
所においては、バイアススパッタ法を用いて層間絶縁膜
を形成してもカバレッジの処理の上で問題があった。そ
こでこの発明においては、上述の欠点を除去するために
、幅の広いＡＱｉｉ！ｗＡ２の外周に沿って第１図に示
されるような模擬パターン８を形成する。ここで、Ａｆ
Ｌｉｉ！ｌ１Ｉ２の幅は、特定的には、その上に形成さ
れる絶縁膜の膜厚の２倍以上である。次に、バイアスス
パッタ法を用いて絶縁膜３を形成する。従来のＣＶＤ法
を用いて形成した場合には、このＡｆｌ配線２と模擬パ
ターン８との間が十分効果的に埋まらないどころか、前
述のくびれやカバレッジ不良が発生する。しかし、この
発明においてはバイアススパッタの効果により、ＡＣ配
置１２と模擬パターン８、との間は完 、１全に埋まり
、かつその間隙上の領域を完全に平坦 □にすることが
可能である。また、模擬パターン８ ′□をＡｎ配線２
の外周に形成していること（より、従来例で述べた実効
的に膜厚の薄い箇所（第７図の参照番号７）は模擬パタ
ーン８の箇所において発生しており、ＡｆＬｌｉ！ｌｌ
Ａ２の周囲には何ら実効的膜厚の薄い箇所は形成されな
い。さらに、模擬パターン８における絶縁膜３のカバレ
ッジも従来のＣＶＤ法に比べ非常に良好である。
所においては、バイアススパッタ法を用いて層間絶縁膜
を形成してもカバレッジの処理の上で問題があった。そ
こでこの発明においては、上述の欠点を除去するために
、幅の広いＡＱｉｉ！ｗＡ２の外周に沿って第１図に示
されるような模擬パターン８を形成する。ここで、Ａｆ
Ｌｉｉ！ｌ１Ｉ２の幅は、特定的には、その上に形成さ
れる絶縁膜の膜厚の２倍以上である。次に、バイアスス
パッタ法を用いて絶縁膜３を形成する。従来のＣＶＤ法
を用いて形成した場合には、このＡｆｌ配線２と模擬パ
ターン８との間が十分効果的に埋まらないどころか、前
述のくびれやカバレッジ不良が発生する。しかし、この
発明においてはバイアススパッタの効果により、ＡＣ配
置１２と模擬パターン８、との間は完 、１全に埋まり
、かつその間隙上の領域を完全に平坦 □にすることが
可能である。また、模擬パターン８ ′□をＡｎ配線２
の外周に形成していること（より、従来例で述べた実効
的に膜厚の薄い箇所（第７図の参照番号７）は模擬パタ
ーン８の箇所において発生しており、ＡｆＬｌｉ！ｌｌ
Ａ２の周囲には何ら実効的膜厚の薄い箇所は形成されな
い。さらに、模擬パターン８における絶縁膜３のカバレ
ッジも従来のＣＶＤ法に比べ非常に良好である。
なお、上記実施例においては、バイアススパッタ法で形
成される膜を層間絶縁膜として説明しているが、パッシ
ベーション膜を形成する際にこの発明を適用しても上述
と同様の効果が得られる。
成される膜を層間絶縁膜として説明しているが、パッシ
ベーション膜を形成する際にこの発明を適用しても上述
と同様の効果が得られる。
また、上記実施例においては、下地パターンとしてＡｉ
配線として説明しているが、これに限定されず、他のた
とえばアルミニウム合金配線等であっても同様の効果が
得られることは言うまでもない。
配線として説明しているが、これに限定されず、他のた
とえばアルミニウム合金配線等であっても同様の効果が
得られることは言うまでもない。
［発明の効果］
以上のように、この発明においては、幅の広い下地パタ
ーンの外周に模擬パターンを形成した後に絶縁膜を作成
して１いる。したがって、従来技術と比較して新たに困
難な工程を付加する必要は生じない。また、従来のＣＶ
Ｄのようにカバレッジ不良によるたとえば絶縁破壊等の
不良も発生せず、さらにバイアススパッタ法のみの場合
のように形成する絶縁膜の膜厚を厚くしたり、形成途中
で基板バイアス電圧を変化させる必要もない。したがっ
て、この発明によれば、容易かつ安価にカバレッジの良
い平坦な絶縁膜を形成することが可能となり、さらにバ
イアススパッタ法処理能力を低下させることもなく、高
い信頼性の絶縁膜を容易に得ることが可能となる。
ーンの外周に模擬パターンを形成した後に絶縁膜を作成
して１いる。したがって、従来技術と比較して新たに困
難な工程を付加する必要は生じない。また、従来のＣＶ
Ｄのようにカバレッジ不良によるたとえば絶縁破壊等の
不良も発生せず、さらにバイアススパッタ法のみの場合
のように形成する絶縁膜の膜厚を厚くしたり、形成途中
で基板バイアス電圧を変化させる必要もない。したがっ
て、この発明によれば、容易かつ安価にカバレッジの良
い平坦な絶縁膜を形成することが可能となり、さらにバ
イアススパッタ法処理能力を低下させることもなく、高
い信頼性の絶縁膜を容易に得ることが可能となる。
第１図はこの発明の一実施例である半導体装置の概略断
面構造を示す図である。第２図は従来のＣＶＤ法による
絶縁膜を形成した場合の半導体装置の概略断面１Ｍ造を
示す図である。第３図は従来のバイアススパッタ法によ
る絶縁膜を形成した半導体装置の概略断面構造図である
。第４図はバイアススパッタ法による絶縁膜の成膜過程
を示す図である。第５図は下地パターンの幅が広い場合
のバイアススパッタ法を用いて平坦な絶縁膜を形成した
場合の半導体装置の概略断面構造を示す図である。第６
図は、下地パターンの幅が広い場合に基板バイアスを途
中で変えて絶縁膜の平坦化を図る場合の成膜過程を示す
図である。第７図は、バイアススパッタ法における実効
的に膜厚の薄い箇所を示す図である。 図において、１は半導体基板、２は下地パターン（Ａｔ
）配線）、３は絶縁膜、８は模擬パターン。 なお、図中、同符号は同一または相当部を示す。
面構造を示す図である。第２図は従来のＣＶＤ法による
絶縁膜を形成した場合の半導体装置の概略断面１Ｍ造を
示す図である。第３図は従来のバイアススパッタ法によ
る絶縁膜を形成した半導体装置の概略断面構造図である
。第４図はバイアススパッタ法による絶縁膜の成膜過程
を示す図である。第５図は下地パターンの幅が広い場合
のバイアススパッタ法を用いて平坦な絶縁膜を形成した
場合の半導体装置の概略断面構造を示す図である。第６
図は、下地パターンの幅が広い場合に基板バイアスを途
中で変えて絶縁膜の平坦化を図る場合の成膜過程を示す
図である。第７図は、バイアススパッタ法における実効
的に膜厚の薄い箇所を示す図である。 図において、１は半導体基板、２は下地パターン（Ａｔ
）配線）、３は絶縁膜、８は模擬パターン。 なお、図中、同符号は同一または相当部を示す。
Claims (5)
- （１）半導体基板上に形成される配線と、 前記配線の外周に形成される模擬パターンと、前記半導
体基板上に前記配線および前記模擬パターンを覆うよう
にバイアススパッタリング法を用いて形成される絶縁膜
とを含む半導体装置。 - （２）前記配線はアルミニウムまたはアルミニウム合金
を用いて形成される、特許請求の範囲第１項記載の半導
体装置。 - （３）前記模擬パターンは絶縁物質を用いて形成される
、特許請求の範囲第１項または第２項記載の半導体装置
。 - （４）前記模擬パターンは前記配線に近接し、かつ分離
して形成される、特許請求の範囲第１項ないし第３項の
いずれかに記載の半導体装置。 - （５）前記模擬パターンは、配線幅がその上にバイアス
スパッタリング法を用いて形成される絶縁膜の膜厚の２
倍以上である配線の外周に形成される、特許請求の範囲
第１項ないし第４項のいずれかに記載の半導体装置。
Priority Applications (6)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033735A JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
| DE8686300377T DE3664244D1 (en) | 1985-02-20 | 1986-01-20 | Semiconductor device with interconnection and insulating layers |
| EP86300377A EP0206444B1 (en) | 1985-02-20 | 1986-01-20 | Semiconductor device with interconnection and insulating layers |
| US07/059,177 US5028982A (en) | 1985-02-20 | 1987-06-08 | Semiconductor device |
| US07/224,171 US5028981A (en) | 1985-02-20 | 1988-07-25 | Semiconductor device and manufacturing method therefor |
| US07/703,945 US5182235A (en) | 1985-02-20 | 1991-05-22 | Manufacturing method for a semiconductor device having a bias sputtered insulating film |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60033735A JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61193454A true JPS61193454A (ja) | 1986-08-27 |
| JPH0580140B2 JPH0580140B2 (ja) | 1993-11-08 |
Family
ID=12394660
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60033735A Granted JPS61193454A (ja) | 1985-02-20 | 1985-02-20 | 半導体装置 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US5028982A (ja) |
| EP (1) | EP0206444B1 (ja) |
| JP (1) | JPS61193454A (ja) |
| DE (1) | DE3664244D1 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830977A (en) * | 1984-02-24 | 1989-05-16 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| JPH01196141A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 配線層を有する半導体装置 |
| US7657983B2 (en) | 2002-01-11 | 2010-02-09 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method of producing a topology-optimized electrode for a resonator in thin-film technology |
Families Citing this family (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE3902693C2 (de) * | 1988-01-30 | 1995-11-30 | Toshiba Kawasaki Kk | Mehrebenenverdrahtung für eine integrierte Halbleiterschaltungsanordnung und Verfahren zur Herstellung von Mehrebenenverdrahtungen für integrierte Halbleiterschaltungsanordnungen |
| US4916514A (en) * | 1988-05-31 | 1990-04-10 | Unisys Corporation | Integrated circuit employing dummy conductors for planarity |
| EP0457449A1 (en) * | 1990-04-27 | 1991-11-21 | Fujitsu Limited | Semiconductor device having via hole and method of producing the same |
| KR920017227A (ko) * | 1991-02-05 | 1992-09-26 | 김광호 | 반도체장치의 층간콘택 구조 및 그 제조방법 |
| US6096636A (en) * | 1996-02-06 | 2000-08-01 | Micron Technology, Inc. | Methods of forming conductive lines |
| US5766803A (en) * | 1996-06-05 | 1998-06-16 | Advanced Micro Devices, Inc. | Mask generation technique for producing an integrated circuit with optimal metal interconnect layout for achieving global planarization |
| JP2000340529A (ja) * | 1999-05-31 | 2000-12-08 | Mitsubishi Electric Corp | 半導体装置 |
| CN1265225C (zh) * | 2001-04-05 | 2006-07-19 | 斯卡拉株式会社 | 照相机和照相机单元 |
| US7759734B2 (en) * | 2008-03-07 | 2010-07-20 | United Microelectronics Corp. | Semiconductor device |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163850A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59228736A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Instr & Electronics Ltd | 多層配線構造 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3868723A (en) * | 1973-06-29 | 1975-02-25 | Ibm | Integrated circuit structure accommodating via holes |
| JPS5772349A (en) * | 1980-10-23 | 1982-05-06 | Nec Corp | Semiconductor integrated circuit device |
| JPS5936929A (ja) * | 1982-08-25 | 1984-02-29 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
| JPS59200440A (ja) * | 1983-04-28 | 1984-11-13 | Agency Of Ind Science & Technol | 配線構造の製造方法 |
-
1985
- 1985-02-20 JP JP60033735A patent/JPS61193454A/ja active Granted
-
1986
- 1986-01-20 DE DE8686300377T patent/DE3664244D1/de not_active Expired
- 1986-01-20 EP EP86300377A patent/EP0206444B1/en not_active Expired
-
1987
- 1987-06-08 US US07/059,177 patent/US5028982A/en not_active Expired - Fee Related
-
1988
- 1988-07-25 US US07/224,171 patent/US5028981A/en not_active Expired - Fee Related
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59163850A (ja) * | 1983-03-07 | 1984-09-14 | Mitsubishi Electric Corp | 半導体装置 |
| JPS59228736A (ja) * | 1983-06-10 | 1984-12-22 | Seiko Instr & Electronics Ltd | 多層配線構造 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4830977A (en) * | 1984-02-24 | 1989-05-16 | Hitachi, Ltd. | Method of making a semiconductor memory device |
| JPH01196141A (ja) * | 1988-01-29 | 1989-08-07 | Nec Corp | 配線層を有する半導体装置 |
| US7657983B2 (en) | 2002-01-11 | 2010-02-09 | Avago Technologies Wireless Ip (Singapore) Pte. Ltd. | Method of producing a topology-optimized electrode for a resonator in thin-film technology |
Also Published As
| Publication number | Publication date |
|---|---|
| EP0206444A1 (en) | 1986-12-30 |
| US5028981A (en) | 1991-07-02 |
| JPH0580140B2 (ja) | 1993-11-08 |
| EP0206444B1 (en) | 1989-07-05 |
| DE3664244D1 (en) | 1989-08-10 |
| US5028982A (en) | 1991-07-02 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5182235A (en) | Manufacturing method for a semiconductor device having a bias sputtered insulating film | |
| JPS61193454A (ja) | 半導体装置 | |
| JPS5828736B2 (ja) | 平坦な薄膜の形成方法 | |
| JPH03222426A (ja) | 多層配線形成法 | |
| JP4431580B2 (ja) | Ｍｉｍコンデンサ構造体およびその製造方法 | |
| US3868723A (en) | Integrated circuit structure accommodating via holes | |
| US4109275A (en) | Interconnection of integrated circuit metallization | |
| JPH01130529A (ja) | チタン／窒化チタン層上のタングステンのもどしエツチング方法 | |
| US4418095A (en) | Method of making planarized Josephson junction devices | |
| JPS63131546A (ja) | 半導体装置 | |
| JPH0334675B2 (ja) | ||
| JPS61193469A (ja) | 半導体装置の製造方法 | |
| JP2937675B2 (ja) | 半導体装置の製造方法 | |
| JPH02139931A (ja) | 半導体装置の製造方法 | |
| JPH07161720A (ja) | 半導体装置及びその製造方法 | |
| JPH04313255A (ja) | 配線形成方法 | |
| JPS60233840A (ja) | 段差の被覆方法 | |
| JPS61120417A (ja) | コンタクト電極の形成方法 | |
| JPH04150031A (ja) | 半導体装置の製造方法 | |
| JPS63111644A (ja) | 半導体装置の製造方法 | |
| JPS59114823A (ja) | 半導体装置の平坦化方法 | |
| JPH04298039A (ja) | 半導体装置およびその製造方法 | |
| JPH0462855A (ja) | 半導体装置およびその製造方法 | |
| JPH0226054A (ja) | 半導体装置の製造方法 | |
| JPH0669038B2 (ja) | 半導体装置の製造方法 |